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matlab例程 计能量有效的协议,以适应传感器网络的特点.成簇算法是传感器网络中减少能量消耗的一种关键技术
计能量有效的协议,以适应传感器网络的特点.成簇算法是传感器网络中减少能量消耗的一种关键技术
VHDL/FPGA/Verilog 基于vhdl 的数字频率计的设计源程序及工程文件
基于vhdl 的数字频率计的设计源程序及工程文件，已在实验箱上实现
VHDL/FPGA/Verilog 设计一个用等精度测频原理的频率计。 频率测量范围1~9999； 其精度为 ； 用4位带小数点数码管显示其频率； 并且具有超量程、欠量程提
设计一个用等精度测频原理的频率计。
频率测量范围1~9999；
其精度为 ；
用4位带小数点数码管显示其频率；
并且具有超量程、欠量程提示功能；
VHDL/FPGA/Verilog 计数器、频率计、优先编码器、数码管扫描电路、数据选择器
计数器、频率计、优先编码器、数码管扫描电路、数据选择器
VHDL/FPGA/Verilog 基FPGA Cyclone II_EP2C5 EP2C8的频率计
基FPGA Cyclone II_EP2C5 EP2C8的频率计
单片机开发 基于51单片机的频率计
基于51单片机的频率计，可以测试1k到60khz的频率，并直接液晶显示
单片机开发 此程序是基于c8051f020平台实现的是等精度频率计的测量控制部分
此程序是基于c8051f020平台实现的是等精度频率计的测量控制部分，程序可读性高！
VHDL/FPGA/Verilog 基于FPGA的数字频率计的设计11利用VHDL 硬件描述语言设计,并在EDA(电子设计自动化) 工具的帮助下,用大规模可编程逻辑器件(FPGA/ CPLD) 实现数字频率计的设计原理及相关程序
基于FPGA的数字频率计的设计11利用VHDL 硬件描述语言设计,并在EDA(电子设计自动化) 工具的帮助下,用大规模可编程逻辑器件(FPGA/ CPLD) 实现数字频率计的设计原理及相关程序
软件设计/软件工程 频率计设计６位数码管还是拉倒机是大撒但是的撒但是
频率计设计６位数码管还是拉倒机是大撒但是的撒但是
单片机开发 实验名称: 定时器1中断实验 实验目的: 学习AVR单片机的定时器功能 实验现象: 定时器每秒加一,0到255循环,通过数码管显示计数值 环 境: ICCAVR6.31
实验名称: 定时器1中断实验
实验目的: 学习AVR单片机的定时器功能
实验现象: 定时器每秒加一,0到255循环,通过数码管显示计数值
环 境: ICCAVR6.31