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matlab例程 基于训练序列的OFDM的信道估计
基于训练序列的OFDM的信道估计，用MATLAB仿真实现
VHDL/FPGA/Verilog 秒表的逻辑结构比较简单
秒表的逻辑结构比较简单，它主要由、显示译码器、分频器、十进制计数器、报警器和六进制计数器组成。在整个秒表中最关键是如何获得一个精确的100Hz计时脉冲，除此之外，整个秒表还需要一个启动信号和一个归零信号，以便能够随时启动及停止。
秒表有六个输出显示，分别为百分之一秒，十分之一秒、秒、十秒、分、十分，所以共 ...
嵌入式/单片机编程 利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试
利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点 ...
人工智能/神经网络 Matlab6.0版本中神经网络工具箱训练算法的使用与比较
Matlab6.0版本中神经网络工具箱训练算法的使用与比较
VHDL/FPGA/Verilog CPLD可编程逻辑芯片上实现信号发生器的方法和步骤
CPLD可编程逻辑芯片上实现信号发生器的方法和步骤，系统采用自顶向下的设计方法，以硬件描述语言VHDL和原理图为设计输入，利用模块化单元构建系统。
数学计算 采用动量梯度下降算法训练BP网络
采用动量梯度下降算法训练BP网络，采用两种训练方法，即 L-M 优化算法（trainlm）和贝叶斯正则化算法（trainbr），用以训练 BP 网络
VHDL/FPGA/Verilog Xilinx可编程逻辑器件的高级应用与设计技巧 全面介绍Xilinx的CoolRunnerII Spartan-3 Virtex-II VirtexII pro等器件的结构特性
Xilinx可编程逻辑器件的高级应用与设计技巧
全面介绍Xilinx的CoolRunnerII Spartan-3 Virtex-II VirtexII pro等器件的结构特性，以及ISE6及其辅助设计工具。
VHDL/FPGA/Verilog 在逻辑的系统仿真中使用的FLASH模型（AMD的Am29lv160d）
在逻辑的系统仿真中使用的FLASH模型（AMD的Am29lv160d），包括VHDL代码文件和verilog代码文件和testbench，并且有相应的pdf说明文档。
嵌入式/单片机编程 拔河游戏机制作的原理图PCB原理图。数字逻辑电路。
拔河游戏机制作的原理图PCB原理图。数字逻辑电路。