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VHDL/FPGA/Verilog URISC 处理器由数据单元和控制单元组成。数据单元中包含保存运算数据和运算结果的数据寄存器

URISC 处理器由数据单元和控制单元组成。数据单元中包含保存运算数据和运算结果的数据寄存器，也包括用来完成数据运算的组合逻辑电路单元。控制单元用来产生控制信号序列，以决定何时进行何种数据运算。控制单元要从数据单元得到条件信号，以决定继续进行那些数据运算，数据单元要产生输出信号，数据运算状态等有用信息。 ...

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汇编语言  C语言写的俄罗斯方块程序其中的主要逻辑有：（1）由于c的随机性函数不好

C语言写的俄罗斯方块程序其中的主要逻辑有：（1）由于c的随机性函数不好，所以每次游戏开始根据bios时间设置种子。（2）得分越高，方块下降速度越快（每200分为单位）。（3）每下落一个方块加1分，每消除一行加10分，两行加30分，三行加70分，四行加150分。初试分数为100分。游戏控制： up-旋转；空格-下落到底；左 ...

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VHDL/FPGA/Verilog LCD 因其轻薄短小,低功耗,无辐射,平面直角显示,以及影像稳定等特点,当今应用非常广泛。CPLD(复杂可编程逻辑器件) 是一种具有丰富可编程功能引脚的可编程逻辑器件,不仅可实现常规的

LCD 因其轻薄短小,低功耗,无辐射,平面直角显示,以及影像稳定等特点,当今应用非常广泛。CPLD(复杂可编程逻辑器件) 是一种具有丰富可编程功能引脚的可编程逻辑器件,不仅可实现常规的逻辑器件功能,还可以实现复杂而独特的时序逻辑功能。并且具有ISP (在线可编程) [1 ] 功能,便于进行系统设计和现场对系统进行功能修改、 ...

https://www.eeworm.com/dl/663/346790.html

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单片机开发  一种基于高速逻辑器件（触发器

一种基于高速逻辑器件（触发器，计数器和门电路等）控制的，可与各种单片机系统友好连接的高速A/D转换采集系统。

https://www.eeworm.com/dl/648/348936.html

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VHDL/FPGA/Verilog 此代码为多路交通灯控制

此代码为多路交通灯控制，由红黄蓝分别来显示其中定时可选采用简单逻辑来实现

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单片机开发  】本文介绍了一个使用单片机和CPLD联合控制步进电机的方案。首先阐明步进电机的工作原理及控制方法

】本文介绍了一个使用单片机和CPLD联合控制步进电机的方案。首先阐明步进电机的工作原理及控制方法，然后提出了系统的软硬件设计框架，详细讨论了单片机和CPLD的逻辑接口问题和交换数据的协议，以及用状态机来设计脉冲分配器的方法。 ...

https://www.eeworm.com/dl/648/363417.html

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中间件编程  分组交换的形成--由用户数据和分组头组成。分组头包含--逻辑信道号

分组交换的形成--由用户数据和分组头组成。分组头包含--逻辑信道号，分组的序号和其他控制信息

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VHDL/FPGA/Verilog vhdl语言的100个例子 VHDL语言100例第1例带控制端口的加法器第2例无控制端口的加法器第3例乘法器第4例比较器第5例二路选择器第6例寄存器第7例移

vhdl语言的100个例子 VHDL语言100例第1例带控制端口的加法器第2例无控制端口的加法器第3例乘法器第4例比较器第5例二路选择器第6例寄存器第7例移位寄存器第8例综合单元库第9例七值逻辑与基本数据类型第10例函数 ...

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单片机开发  这是我在ISP编程课上独立编写的一个采用模块化+行为描述方式实现的可控脉冲发生器。程序有四个并行模块：减数器&控制模块（用于设置发生脉冲数量并记数

这是我在ISP编程课上独立编写的一个采用模块化+行为描述方式实现的可控脉冲发生器。程序有四个并行模块：减数器&控制模块（用于设置发生脉冲数量并记数，同时产生控制信号）、脉冲发生模块（用于接受控制信号并产生脉冲输出）、脉冲接收模块（用于接收脉冲输出并记录脉冲个数）、显示模块（将接受模块记录到的脉冲总数显示 ...

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其他  本文的电子密码锁利用数字逻辑电路

本文的电子密码锁利用数字逻辑电路，实现对门的电子控制，并且有各种附加电路保证电路能够安工作，有极高的安全系数。

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