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输出频率 的查询结果
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其他 问题的提出：编程模拟抛硬币所得正面的频率图。假设每次抛10次为一事件
问题的提出：编程模拟抛硬币所得正面的频率图。假设每次抛10次为一事件，
记录每次得到正面的次数，共抛掷100000次，计算得到正面次数的概率发布，并绘图输出结果。
思路：数值概率算法常用于数值问题的求解，此类算法所得的往往是近似解，且近似解的精度
随计算时间的增加而不断提高，得到一定精度近似解就可以满足问题要 ...
VHDL/FPGA/Verilog xilinx实现4位频率计
xilinx实现4位频率计，可测量从1HZ到9999HZ的频率信号，并将被测的信号频率输出显示到实验仪的数码管上。
编译器/解释器 该程序可是多路频率检测
该程序可是多路频率检测，输出超过5赫兹为高电平，否则输出低。
单片机开发 波形种类：三角波、正弦波、方波、锯齿波 具有频率、波形种类显示和设置功能
波形种类：三角波、正弦波、方波、锯齿波 具有频率、波形种类显示和设置功能，即能通过按键设置指定频率，指定种类的波形输出，并在数码管上显示频率值及波形种类。输出电压：0V~+5V 通过单片机的程序控制输出的波形。在数码管显示出频率的大小。通过三个按键来控制波形的转换和频率的增减。从单片机出来之后经过D/A转换。 ...
matlab例程 第一步是计算输人信号单边功率谱密度（ESD）。使用快 ％速傅里叶（FFr）算法将信号从时域转换到频域。因为FFr算法的输出是离散谱
第一步是计算输人信号单边功率谱密度（ESD）。使用快
％速傅里叶（FFr）算法将信号从时域转换到频域。因为FFr算法的输出是离散谱，而这
％里我们需要的是连续谱，因此需要引人不同的比例因子来实现从离散谱到连续谱的转换。
％在第二步中，我们利用迭代算法计算出相对于特定阂值的ESD的最高和最低频率，从而
％估算出被检测 ...
VHDL/FPGA/Verilog 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL
分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单 ...
其他 该程序实现一个频率计
该程序实现一个频率计，测量范围：1-49999999赫兹，用8为数码管扫描显示出被测信号的频率。
INT_DIV模块用于对系统的频率进行分频，此模块的输出信号为被测信号的频率，可以自己设定分频系数，验证频率计的功能，实际应用中，可去掉此模块，直接把待测信号加到CLKCIN端即可。
MYPINLVJI模块是实现频率计的主程序，对系统时 ...
VHDL/FPGA/Verilog EDA实验--UART串口实验：UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器 --- 发送器每隔16 个CLK16 时钟周期输出1 位
EDA实验--UART串口实验：UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器
--- 发送器每隔16 个CLK16 时钟周期输出1 位，次序遵循1位起始位、8位数据位（假定数据位为8位）、1位校验位（可选）、1位停止位。
UART 接收器
--- 串行数据帧和接收时钟是异步的，发送来的数据由逻 ...
单片机开发 很有意思的一个单片机程序 用AVR（MEGA16）和BEEP演奏两只老虎 使用了MEGA16的具有PWM功能定时/计数器2 比较输出结果有OCR2管脚输出
很有意思的一个单片机程序
用AVR（MEGA16）和BEEP演奏两只老虎
使用了MEGA16的具有PWM功能定时/计数器2
比较输出结果有OCR2管脚输出，即将蜂鸣器连接到OCR2对应的I/O口上即可
这是我自己参照简谱和不同音符对应频率将两只老虎这首歌转成程序 ...