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VHDL/FPGA/Verilog 用4位十进制计数器对用户输入时钟信号进行计数
用4位十进制计数器对用户输入时钟信号进行计数，计数间隔为1秒钟。计数满1秒钟后将计数值（即频率值）所存到4位寄存器中显示，并将计数器清0，在进行下一次计数。
频率计由三种模块组成：testctl为控制模块，由1Hz其准产生rst_cnt,load,cnt_en信号；cnt10为带清0及计数允许的十进制计数器；reg4b为四位寄存器。 ...
文章/文档 编制程序产生序列 信号长度可通过“输入”确定
编制程序产生序列
信号长度可通过“输入”确定，并绘出其图形。
书籍源码 瑞利信道仿真,包括基带信号的输入与输出
瑞利信道仿真,包括基带信号的输入与输出，希望对你有帮助
VHDL/FPGA/Verilog 数控分频器的输出信号频率为输入数据的函数。用传统的方法设计,其设计过程和电路都比较复杂,且设计成 果的可修改性和可移植性都较差。基于VHDL 的数控分频器设计,整个过程简单、快捷,极易修改,可移植性
数控分频器的输出信号频率为输入数据的函数。用传统的方法设计,其设计过程和电路都比较复杂,且设计成
果的可修改性和可移植性都较差。基于VHDL 的数控分频器设计,整个过程简单、快捷,极易修改,可移植性强。他可利用
并行预置数的加法计数器和减法计数器实现。广泛应用于电子仪器、乐器等数字电子系统中。 ...
其他 本程序为检测16路输入45~65HZ的信号
本程序为检测16路输入45~65HZ的信号，并按每路状态输出各自想应路信号
单片机开发 制作DS18B20数字温度计,2个数码管显示。精确到1°C。 DS18B20引脚定义： (1)DQ为数字信号输入/输出端；(需要加个上拉电阻加到电源上） (2)GND为电源地； (3)V
制作DS18B20数字温度计,2个数码管显示。精确到1°C。
DS18B20引脚定义：
(1)DQ为数字信号输入/输出端；(需要加个上拉电阻加到电源上）
(2)GND为电源地；
(3)VDD为外接供电电源输入端（在寄生电源接线方式时接地）。
VHDL/FPGA/Verilog PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定
PLL是数字锁相环设计源程序,
其中, Fi是输入频率(接收数据),
Fo(Q5)是本地输出频率.
目的是从输入数据中提取时钟信号(Q5),
其频率与数据速率一致,
时钟上升沿锁定在数据的上升和下降沿上；
顶层文件是PLL.GDF
嵌入式/单片机编程 基于《Stellaris外设驱动库》的例程：定时器32位RTC用法示例（32.768kHz振荡信号从CCP2管脚输入
基于《Stellaris外设驱动库》的例程：定时器32位RTC用法示例（32.768kHz振荡信号从CCP2管脚输入，RTC时钟从UART2输出）
本实验程序演示了如何使用定时器配置为32为RTC模式，并使用RTC定时器产生匹配中断。每次进入中断函数中由串口发送显示一次当前时间，初始时间假设为9：58：40。
本实验需要一个32.768kHz的RTC时钟源， ...
其他 NI官方提供的信号发生器 包括各种波形的显示和输入
NI官方提供的信号发生器 包括各种波形的显示和输入
matlab例程 求一个给的的信号输入的平均频率的matlab程序
求一个给的的信号输入的平均频率的matlab程序