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超前进位加法器 的查询结果
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VHDL/FPGA/Verilog 减1计数器 一、设计要求 用Verilog HDL语言设计一个计数器。 要求计数器具有异步置位/复位功能
减1计数器 一、设计要求 用Verilog HDL语言设计一个计数器。 要求计数器具有异步置位/复位功能，可以进行自增和自减计数，其计数周期为2^N（N为二进制位数）。 二、设计原理 输入/输出说明： d：异步置数数据输入； q：当前计数器数据输出； clock：时钟脉冲； count_en：计数器计数使能控制（1：计数/0：停止计数）； updo ...
单片机开发 C8051f020是基于51核的业界8位单片机最高速的
C8051f020是基于51核的业界8位单片机最高速的，指令执行速度25MIPS。这个程序包是新华龙公司提供的，需要购买900元的开发系统才会赠送此文件包，先上传。可以用keil软件打开或者去www.xhl.com.cn下载IDE软件打开工程ps－－－c文件直接用记事本就ok啦^_^，里面有温度传感，步进电机等等源代码，方面移植！^_^ ...
VHDL/FPGA/Verilog 六十四位ALU设计源代码
六十四位ALU设计源代码，可实现加减，逻辑与，或等多种功能。
VHDL/FPGA/Verilog 该程序实现的N位全减器
该程序实现的N位全减器，首先实现一位的减法器，之后实现N位全减器。
VHDL/FPGA/Verilog 该程序实现的是10进制的计数器
该程序实现的是10进制的计数器，具有置位复位的功能。
DSP编程 一个C54XX的FLASH烧写程序（将网友的8位烧写方式修改为16位方式
一个C54XX的FLASH烧写程序（将网友的8位烧写方式修改为16位方式，并实现.DAT文件加载），可以实C5410等系列DSP的BOOTLOAD功能。
数据结构 将大数看作一个n进制数组
将大数看作一个n进制数组，对于目前的32位系统而言n可以取值为2的32次方，即0x10000000，
假如将一个1024位的大数转化成0x10000000进制，它就变成了32位，而每一位的取值范围就不是0-1
或0-9，而是0-0xffffffff。我们正好可以用一个无符号长整数来表示这一数值。所以1024位的大数
就是一个有32个元素的unsigned long数组。 ...
单片机开发 本系统基于直接数字频率合成技术；以凌阳SPCE061A单片机为控制核心；采用宽带运放AD811和AGC技术使得50Ω负载上峰值达到6V±1V；由模拟乘法器AD835产生调幅信号；由数控电位器程控调制度
本系统基于直接数字频率合成技术；以凌阳SPCE061A单片机为控制核心；采用宽带运放AD811和AGC技术使得50Ω负载上峰值达到6V±1V；由模拟乘法器AD835产生调幅信号；由数控电位器程控调制度；通过单片机改变频率字实现调频信号，最大频偏可控；通过模拟开关产生ASK、PSK信号。系统的频率范围在100Hz～12MHz,稳定度优于10-5，最 ...
单片机开发 可预置可逆4位计数器 利用AT89S51单片机的P1.0－P1.3接四个发光二极管L1－L4
可预置可逆4位计数器
利用AT89S51单片机的P1.0－P1.3接四个发光二极管L1－L4，用来指示当前计数的数据；用P1.4－P1.7作为预置数据的输入端，接四个拨动开关K1－K4，用P3.6/WR和P3.7/RD端口接两个轻触开关，用来作加计数和减计数开关 ...