搜索：超前进位加法器

VHDL/FPGA/Verilog 利用LMP的20bit counter,比自带的cout进位要快的多。已经同错综合和时序仿真。

利用LMP的20bit counter,比自带的cout进位要快的多。已经同错综合和时序仿真。

https://www.eeworm.com/dl/663/364996.html

下载: 181

查看: 1051

VHDL/FPGA/Verilog 精通verilog HDL语言编程源码之1--常用加法器设计

精通verilog HDL语言编程源码之1--常用加法器设计

https://www.eeworm.com/dl/663/369653.html

下载: 83

查看: 1047

VHDL/FPGA/Verilog 伪随机序列产生器－代进位反馈移位寄存器

伪随机序列产生器－代进位反馈移位寄存器，verilog hdl 原代码。

https://www.eeworm.com/dl/663/374706.html

下载: 96

查看: 1081

VHDL/FPGA/Verilog 伪随机序列产生器－filtered 代进位反馈移位寄存器

伪随机序列产生器－filtered 代进位反馈移位寄存器，verilog hdl 原代码。

https://www.eeworm.com/dl/663/374707.html

下载: 96

查看: 1052

matlab例程  伪随机序列产生器－代进位反馈移位寄存器

伪随机序列产生器－代进位反馈移位寄存器，matlab 原代码。

https://www.eeworm.com/dl/665/374709.html

下载: 111

查看: 1050

matlab例程  伪随机序列产生器－filtered 代进位反馈移位寄存器

伪随机序列产生器－filtered 代进位反馈移位寄存器，matlab 原代码。

https://www.eeworm.com/dl/665/374711.html

下载: 53

查看: 1067

VHDL/FPGA/Verilog 这两个分别是8位乘法器的VHDL语言的实现

这两个分别是8位乘法器的VHDL语言的实现，并经过个人用QUARTUS的验证，另外一个是奔腾处理器的设计思想

https://www.eeworm.com/dl/663/383836.html

下载: 191

查看: 1035

汇编语言  1、汇编课程设计 2、包括如下：（1）、简单文件管理（2）、学生成绩管理（3）、简单加法器 3、文档中附有代码

1、汇编课程设计 2、包括如下：（1）、简单文件管理（2）、学生成绩管理（3）、简单加法器 3、文档中附有代码

https://www.eeworm.com/dl/644/386045.html

下载: 54

查看: 1051

VHDL/FPGA/Verilog 用VHDL实现四位乘法器

用VHDL实现四位乘法器，不直接用乘法实现，一来节省资源，二来可提高速度！

https://www.eeworm.com/dl/663/386702.html

下载: 25

查看: 1105

VHDL/FPGA/Verilog Verilog hdl语言常用加法器设计

Verilog hdl语言常用加法器设计，可使用modelsim进行仿真

https://www.eeworm.com/dl/663/386853.html

下载: 106

查看: 1093

搜索结果

按分类筛选