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超前进位加法器 的查询结果
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VHDL/FPGA/Verilog Synopsys的DesignWare库中采用的brentkung高速加法器Verilog源代码生成,附相关文档
Synopsys的DesignWare库中采用的brentkung高速加法器Verilog源代码生成,附相关文档
系统设计方案 本压缩包里含有一4位乘法器及PDF书记一本
本压缩包里含有一4位乘法器及PDF书记一本，其中PDF书记钟含有百例各种VHDL实例
VHDL/FPGA/Verilog 加法器 用VerilogHDL实现加罗华域加法器
加法器
用VerilogHDL实现加罗华域加法器
数学计算 不带进位的逻辑与或运算指令的实现 计算机组成原理课程设计的文档
不带进位的逻辑与或运算指令的实现 计算机组成原理课程设计的文档
汇编语言 程序1使用延时模拟数字钟的显示过程（进位） 程序0使用定时器做的准确的数字钟
程序1使用延时模拟数字钟的显示过程（进位）
程序0使用定时器做的准确的数字钟
通讯/手机编程 这是经过改进后的加法器源代码
这是经过改进后的加法器源代码，改进后运算速度更快
单片机开发 单片机控制步进电机加减速C语言源程序
单片机控制步进电机加减速C语言源程序，通过不断改变定时器的定时初值来提高频率。
VHDL/FPGA/Verilog 64位乘法器源码verilog,经过验证测试
64位乘法器源码verilog,经过验证测试
VHDL/FPGA/Verilog 32位元2進位除法器
32位元2進位除法器
VHDL/FPGA/Verilog cpld/fpga常用加法器设计的verilog程序
cpld/fpga常用加法器设计的verilog程序