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计数抓拍 的查询结果
其他 系统设置一个两位BCD码倒计时计数器（计数脉冲1HZ）
系统设置一个两位BCD码倒计时计数器（计数脉冲1HZ），用于记录各状态持续时间；
因为各状态持续时间不一致，所以上述计数器应置入不同的预置数；
倒计时计数值输出至二个数码管显示；
程序共设置4个进程：
① 进程P1、P2和P3构成两个带有预置数功能的十进制计数器，其中P1和P3分别为个位和十位计数器，P2产生个位向十位 ...
其他行业 计数器实验 * * 定时器1工作于16位计数模式
计数器实验 *
* 定时器1工作于16位计数模式，记录外部脉冲的个数； *
* 定时器0工作于定时模式，用于进行动态扫描显示 *
* *
* 此程序可用按键AN4来演示，但是由于按键有抖动现象，所以每按一次*
* 有可能产生多次计数脉冲 *
* ...
VHDL/FPGA/Verilog  系统设置一个两位BCD码倒计时计数器（计数脉冲1HZ）
&#61548 系统设置一个两位BCD码倒计时计数器（计数脉冲1HZ），用于记录各状态持续时间；
&#61548 因为各状态持续时间不一致，所以上述计数器应置入不同的预置数；
&#61548 倒计时计数值输出至二个数码管显示；
&#61548 程序共设置4个进程：
① 进程P1、P2和P3构成两个带有预置数功能的十进制计数器，其中P1和P3分别为个 ...
单片机开发 用EDA开发板实现的24小时计数时钟
用EDA开发板实现的24小时计数时钟，编程环境为MUXPLUS2.
VHDL/FPGA/Verilog 这是一个关于篮球24秒计数的Verilog程序
这是一个关于篮球24秒计数的Verilog程序，程序中包含了开始，暂停，复位键。
Java编程 JSP操作文本文件进行网页访问量计数
JSP操作文本文件进行网页访问量计数，可以稍加思索把计数写进数据库
VHDL/FPGA/Verilog 能够实现小时（24进制）、分钟和秒钟（60进制）的计数功能 具有复位功能 功能扩展：具有整点报时提示、定时闹钟等功能
能够实现小时（24进制）、分钟和秒钟（60进制）的计数功能
具有复位功能
功能扩展：具有整点报时提示、定时闹钟等功能
其他 用LSFR实现计数功能
用LSFR实现计数功能，可以减少对寄存器和少一个加法器，涉及verilog的人来说
单片机开发 实现频率计1 设计要求 设计基于AT89S51的频率设计电路 1.1 设计任务 (1) 测量方波的频率:1Hz~~10kHz； (2) 计数误差不超过±1HZ；
实现频率计1 设计要求
设计基于AT89S51的频率设计电路
1.1 设计任务
(1) 测量方波的频率:1Hz~~10kHz；
(2) 计数误差不超过±1HZ；
嵌入式/单片机编程 学习数字电路中基本RS触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。
学习数字电路中基本RS触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。