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找到约 1,114 项符合 计数器 的查询结果

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加密解密 是des的一种算法

是des的一种算法,被称为计数器模式(counter mode)
https://www.eeworm.com/dl/519/397177.html
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单片机开发 本例展示了如何利用外设TIM2来产生四路频率不同的信号。 TIM2时钟设置为36MHz

本例展示了如何利用外设TIM2来产生四路频率不同的信号。 TIM2时钟设置为36MHz,预分频设置为2,使用输出比较-翻转模式(Output Compare Toggle Mode)。 TIM2计数器时钟可表达为:TIM2 counter clock = TIMxCLK / (Prescaler +1) = 12 MHz 设置TIM2_CCR1寄存器值为32768,则CC1更新频率为TIM2计数器时钟频率除以CCR1寄存 ...
https://www.eeworm.com/dl/648/398947.html
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单片机开发 本例展示了如何设置TIM工作在输出比较-非主动模式(Output Compare Inactive mode)

本例展示了如何设置TIM工作在输出比较-非主动模式(Output Compare Inactive mode),并产生相应的中断。 TIM2时钟设置为36MHz,预分频设置为35999,TIM2计数器时钟可表达为: TIM2 counter clock = TIMxCLK / (Prescaler +1) = 1 KHz 设置TIM2_CCR1寄存器值为1000, CCR1寄存器值1000除以TIM2计数器时钟频率1KHz,为1000 ...
https://www.eeworm.com/dl/648/398950.html
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单片机开发 本例展示了如何使用嵌套中断向量控制器(Nested Vectored Interrupt Controller)来设置IRQ通道。 把3个计时器(TIM2

本例展示了如何使用嵌套中断向量控制器(Nested Vectored Interrupt Controller)来设置IRQ通道。 把3个计时器(TIM2,3,4)设置为在每一个计数器更新事项(counter update event)产生中断。这三个计时器都与各自对应的更新IRQ通道联系起来,并设置他们的中断优先级,TIM2为0,TIM4为2。 在他们各自的中断中:TIM2每1秒 ...
https://www.eeworm.com/dl/648/398953.html
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其他 接口与通信实验报告

接口与通信实验报告,报告上有代码。 实验的题目如下: 8253定时/计数器实验、 8255并行接口实验、 数字式时钟(电子钟)、 D/A(数/模)转换实验、 A/D(模/数)转换实验、
https://www.eeworm.com/dl/534/399018.html
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VHDL/FPGA/Verilog 含有七人表决器

含有七人表决器,格雷码变换电路,英文字符显示电路,基本触发器(D和JK),74LS160计数器功能模块,步长可变的加减计数器
https://www.eeworm.com/dl/663/399458.html
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文章/文档 HSDB4095 RFID 开发板是基于Winbond 单片机W78E365 和EM 可读写模拟前端125K RFID 基站芯片EM4095 的一个RFID 卡的开发板配合上位机软件

HSDB4095 RFID 开发板是基于Winbond 单片机W78E365 和EM 可读写模拟前端125K RFID 基站芯片EM4095 的一个RFID 卡的开发板配合上位机软件,可读只读ID 卡(EM4100,EM4102或其兼容卡),可读写EM4469 等EM 低频卡。包括底层源代码,用户可以对源代码进行移植、修改,使用等。用户参照此开发源码可以很快开发出自己的RFID 产 ...
https://www.eeworm.com/dl/652/400784.html
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单片机开发 所有音乐都是由各个不同频率的音阶和其延续时间的长短来实现的。不同的音乐是由各个音阶按某种排列各自播放一定时间形成的

所有音乐都是由各个不同频率的音阶和其延续时间的长短来实现的。不同的音乐是由各个音阶按某种排列各自播放一定时间形成的,将各音乐音阶和其延续时间存在数据段中,然后根据不同按键值选择不同的音阶和时间表,再使用计数器产生该音阶频率。而我们学过的有计数器可以产生各种频率,所以我们主要采用计数器8253产生各音符, ...
https://www.eeworm.com/dl/648/401220.html
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微处理器开发 AT91SAM7S64的定时

AT91SAM7S64的定时,计数器初始化
https://www.eeworm.com/dl/655/402246.html
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VHDL/FPGA/Verilog 秒表的逻辑结构比较简单

秒表的逻辑结构比较简单,它主要由、显示译码器、分频器、十进制计数器、报警器和六进制计数器组成。在整个秒表中最关键是如何获得一个精确的100Hz计时脉冲,除此之外,整个秒表还需要一个启动信号和一个归零信号,以便能够随时启动及停止。 秒表有六个输出显示,分别为百分之一秒,十分之一秒、秒、十秒、分、十分,所以共 ...
https://www.eeworm.com/dl/663/402953.html
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