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脉冲频 的查询结果
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VHDL/FPGA/Verilog 该文件可用vhdl语言实现时钟8倍频
该文件可用vhdl语言实现时钟8倍频，运行环境可在maxplus2和ise的仿真软件上
通讯编程文档 本文件是基于高斯正弦波行的宽带脉冲波形设计,保证了相对带宽大,衰减满足3db要求
本文件是基于高斯正弦波行的宽带脉冲波形设计,保证了相对带宽大,衰减满足3db要求
matlab例程 用matlab观察DOG小波时域和频域波形
用matlab观察DOG小波时域和频域波形
matlab例程 最新时频分析处理软件
最新时频分析处理软件，提供了WVD和多种伪WVD算法。胡广书所编中实例程序需要其才能运行
单片机开发 数字低通滤波器的设计.采用去脉冲干扰和二阶变换系统.
数字低通滤波器的设计.采用去脉冲干扰和二阶变换系统.
VHDL/FPGA/Verilog 工作原理： 脉冲输入
工作原理：
脉冲输入，记录30个脉冲的间隔时间（总时间），LED显示出来，牵涉到数码管的轮流点亮，以及LED的码。输入端口一定要用个
74LS14整一下，图上没有。数码管使用共阴数码管。MAXPLUS编译。
测试时将光电门的信号端一块连接到J2口的第三管脚，同时第一管脚为地，应该与光电门的地连接（共地）。
开始测试：
按下按 ...
单片机开发 智能计时计数器 有计两脉冲间隔时间、几脉冲间隔时间、30秒脉冲数等
智能计时计数器
有计两脉冲间隔时间、几脉冲间隔时间、30秒脉冲数等，还有就是根据这些时间做一些运算，51，牵涉到LCD，汇编C混合，计时器的使用。
本人首个正式产品，各位兄弟见笑了。原理图、程序、图片都有。
VHDL/FPGA/Verilog 用VHDL编写的数字时钟,可变宽度脉冲产生器
用VHDL编写的数字时钟,可变宽度脉冲产生器
VHDL/FPGA/Verilog 用vhdl实现占空比1：1的通用分频模块
用vhdl实现占空比1：1的通用分频模块，非常实用，欢迎大家下载