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可编程逻辑 基于动态可重构FPGA的容错技术研究
针对重构文件的大小、动态容错时隙的长短、实现的复杂性、模块间通信方式、冗余资源的比例与布局等关键问题进行了分析。并对一些突出问题,提出了基于算法和资源多级分块的解决方法,阐述了新方法的性能,及其具有的高灵活性高、粒度等参数可选择、重构布线可靠性高、系统工作频率有保障的优点。
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可编程逻辑 WP370 -采用智能时钟门控技术降低动态开关功耗
 
赛灵思推出业界首款自动化精细粒度时钟门控解决方案，该解决方案可将 Virtex®-6 和 Spartan®-6 FPGA 设计方案的动态功耗降低高达 30%。赛灵思智能时钟门控优化可自动应用于整个设计，既无需在设计流程中添加更多新的工具或步骤，又不会改变现有逻辑或时钟，从而避免设计修改。此外，在大多数情况下 ...
其他书籍 软件工程能力成熟度模型（CMM）有五个主要概念：一致的
软件工程能力成熟度模型（CMM）有五个主要概念：一致的，可重复的，可转换的，定量的，定性的。在讨论这几个重要概念时，将利用项目计划中的IT任务来说明白。
相对于一个从未执行的IT活动，当它一致地执行时，它便可能更为频繁地执行。例如，如果你们公司的大多数IT项目使用事先写好的项目计划，那这些活动将会被一致地执行 ...
VHDL/FPGA/Verilog 使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG
使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG，一个堆栈寄存器STACK。存储器寻址粒度为字节。数据存储以32位字对准。采用32位定长指令格式，采用Load/Store结构，ALU指令采用三地址格式。支持有符号和无符号整数加、减、乘、除运算，并支持浮点数 ...
Java编程 Log4J是Apache软件基金会Jakarta项目下的一个子项目
Log4J是Apache软件基金会Jakarta项目下的一个子项目，是用Java编写的优秀日志工具包。通过Log4J可以在不修改代码的情况下，方便、灵活地控制任意粒度的日志信息的开启或关闭，然后使用定制的格式，把日志信息输出到一个或多个需要的地方。
最令人感兴趣的就 是，这些可以通过一个配置文件来灵活地进行配置，而不需要修改应 ...
其他书籍 Cadence® SoC Encounter􀀀 RTL到GDSII系统为Cadence® Encounter数字集成电路设计平台的一个产品配置。支持超过5000万门180纳
Cadence® SoC Encounter􀀀 RTL到GDSII系统为Cadence® Encounter数字集成电路设计平台的一个产品配置。支持超过5000万门180纳米以下工艺的层次化设计
其他 本文以华北水利水电学院学生宿舍管理信息系统的研发为课题
本文以华北水利水电学院学生宿舍管理信息系统的研发为课题，就如何开发一个基于URP系统构架的学生宿舍信息管理系统展开研究。首先以华北水利水电管理学生宿舍管理及其相关的业务体系的调查报告为基础，分析了一般高校的学生宿舍管理业务流程；其次，将业务体系抽象成若干个用例，对用例模型进行了粒度适当的细化和规范及详 ...
单片机开发 《AVR单片机软硬件设计视频教程-入门篇：手把手教你入门单片机》的完整ppt、代码和原理图
《AVR单片机软硬件设计视频教程-入门篇：手把手教你入门单片机》的完整ppt、代码和原理图，视频可以到纳米盘上找