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通过fpga产生时钟的VHDL源码,QII7.1下调试通过
教程资料 proteus-ARM2100-I2C仿真文件及原码
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教程资料 proteus-ARM2100-USOS2.70仿真文件及原码
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教程资料 proteus-ARM2100-SPI仿真文件及原码
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FPGA输出数据的时频域分析GUI界面,\r\n可观察信号的时域频域波形,星座图眼图等特性
教程资料 proteus-ARM2100-PWM仿真文件及原码
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教程资料 Verilog实现的DDS正弦信号发生器和测频测相模块
Verilog实现的DDS正弦信号发生器和测频测相模块,DDS模块可产生两路频率和相位差均可预置调整的值正弦波,频率范围为20Hz-5MHz,相位范围为0°-359°,测量的数据通过引脚传输给单片机,单片机进行计算和显示。