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相位累加 的查询结果
VHDL/FPGA/Verilog 数控振荡器的频率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL语言描述
数控振荡器的频率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL语言描述，集成在一个模块中，提供VHDL源程序供大家学习和讨论。
VHDL/FPGA/Verilog 简单的可配置dpll的VHDL代码。 用于时钟恢复后的相位抖动的滤波有很好的效果
简单的可配置dpll的VHDL代码。
用于时钟恢复后的相位抖动的滤波有很好的效果， 而且可以参数化配置pll的级数。
VHDL/FPGA/Verilog 设计一个线性相位FIR滤波器（31阶） 输入8位
设计一个线性相位FIR滤波器（31阶）
输入8位，输出8位,H(n)={1,2,0,-2,-2,1,6,6,-1,-13,-21,-11,22,69,111,128,111,……2,1}
H(n)具有对称性。
输入信号范围
[±99，0，0，0， ±70，0，0，0， ±99，0，0，0， ±70，…]
系统设计方案 此文件包含数学运算、信号分析线性相位特性
此文件包含数学运算、信号分析线性相位特性
matlab例程 用凯泽窗设计线性相位带通FIR滤波器 计算理想带通滤波器单位抽样响应ha(n)的M函数文件dbpfr.m 计算凯泽窗函数wk(n)的M函数文件kwnd.m
用凯泽窗设计线性相位带通FIR滤波器
计算理想带通滤波器单位抽样响应ha(n)的M函数文件dbpfr.m
计算凯泽窗函数wk(n)的M函数文件kwnd.m
DSP编程 用凯泽方程计算一个线性相位 FIR低通滤波器的阶数
用凯泽方程计算一个线性相位
FIR低通滤波器的阶数
单片机开发 系统can地址为550,用于can系统测试,应用T0定时器每隔1s向can总线发送一组数据:数据长度为8个字节, 首字节为05H,第二个字节为累加变量,每秒钟数值增加1,
系统can地址为550,用于can系统测试,应用T0定时器每隔1s向can总线发送一组数据:数据长度为8个字节,
首字节为05H,第二个字节为累加变量,每秒钟数值增加1,
DSP编程 1、（1）32bit乘法的指令解释 （2）volume1的load.asm基础上实现一个 16bit数组的乘法累加的函数
1、（1）32bit乘法的指令解释
（2）volume1的load.asm基础上实现一个
16bit数组的乘法累加的函数，并进行 -o2 / -o3 / 手工优化
2、c环境
C调用汇编函数，汇编函数调用c函数
addarr3(int * arr1, int * arr2, int * arr3, int * arr4, n)
//汇编函数，3个数组的对应位置相加，结果放在arr4[n]中，
汇编函数调用C的子函数 ...
单片机开发 Em78p447四位数LED DISPLAY计时,累加/倒数/闹铃/时钟/
Em78p447四位数LED DISPLAY计时,累加/倒数/闹铃/时钟/
matlab例程 求取系统的绝对幅度响应、相对的db值幅度响应、相位响应和群延时响应的函数 ％ ％db为相对振幅(dB) ％mag为绝对振幅 ％pha为相位响应 ％grd为群延时 ％w为频率样本点向量 ％
求取系统的绝对幅度响应、相对的db值幅度响应、相位响应和群延时响应的函数
％
％db为相对振幅(dB)
％mag为绝对振幅
％pha为相位响应
％grd为群延时
％w为频率样本点向量
％b为Ha(z)分子多项式系数(对FIR而言，b=h)
％a为Hz(z)分母多项式系数(对FIR而言，a=1)
％ ...