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用vhdl实现数字钟 的查询结果
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VHDL/FPGA/Verilog 用VHDL语言将二进制数据转换成十进制数据
用VHDL语言将二进制数据转换成十进制数据，并将十进制的每一个位分离出来单独存放。使用状态机实现，程序简单，仿真效果很理想，占用可编程器件的资源较少。
VHDL/FPGA/Verilog 用FPGA实现的VGA接口程序
用FPGA实现的VGA接口程序，采用的语言是VHDL硬件描述语言，大家可以参照下看看采用的器件是Altera EP2c35
VHDL/FPGA/Verilog 简易数字钟
简易数字钟，使用VHDL语言编辑，简单设计，容易学习用
汇编语言 用汇编实现统计输入的字符串中有多少个字母
用汇编实现统计输入的字符串中有多少个字母，多少个数字，以及空格，和其它字符，并显示出来。
VHDL/FPGA/Verilog 设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟
设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。
实验平台：
1. 一台PC机；
2. MAX+PLUSII10.1。
Verilog HDL语言实现,还有完整的实验报告 ...
VHDL/FPGA/Verilog 用VHDL语言描述AD0809芯片
用VHDL语言描述AD0809芯片，实现AD0809的功能
嵌入式/单片机编程 使用汇编语言实现数字时钟设计
使用汇编语言实现数字时钟设计，用7seg完成显示，并可以通过button对时钟进行调整。并包括系统仿真原理图，适合做设计者使用
其他 设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟
设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。实验平台： 1. 一台PC机； 2. MAX+PLUSII10.1。 Verilog HDL语言实现 ...