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用vhdl实现数字钟 的查询结果
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VHDL/FPGA/Verilog 用VHDL语言实现一个能显示时、分、秒的时钟：可分别进行时和分的手动校正；12小时、24小时计时制可选
用VHDL语言实现一个能显示时、分、秒的时钟：可分别进行时和分的手动校正；12小时、24小时计时制可选，12小时制时有上下午指示；当计时到预定时间（此时间可手动设置）时，扬声器发出闹铃信号，闹铃时间为10秒，可提前终止闹铃。 ...
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VHDL/FPGA/Verilog 东南大学学生数字系统设计实验：用VHDL语言编写Printer与CPU互连的接口程序
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VHDL/FPGA/Verilog 用vhdl 语言实现138译码器
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VHDL/FPGA/Verilog 本源码用VHDL语言实现了用键盘控制米字管显示十进制
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VHDL/FPGA/Verilog 用VHDL编写的实现EDA实验中显示sin波形代码。简单易懂
用VHDL编写的实现EDA实验中显示sin波形代码。简单易懂，应该对大家都有帮助
VHDL/FPGA/Verilog 用vhdl语用实现简单的16位cpu功能
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VHDL/FPGA/Verilog 用vhdl语言实现4位乘法器
用vhdl语言实现4位乘法器，已被测试过，可参考使用
VHDL/FPGA/Verilog 用VHDL语言实现交通灯的设计,并与硬件相连接.
用VHDL语言实现交通灯的设计,并与硬件相连接.