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用vhdl实现数字钟 的查询结果
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VHDL/FPGA/Verilog 用VHDL 语言设计交通灯控制系统, 并在MAX+PLUS II 系统对FPGA/ CPLD 芯片进行下载, 由于生成的是集成化的数字电 路, 没有传统设计中的接线问题, 所以故障率低、可靠性高,
用VHDL 语言设计交通灯控制系统, 并在MAX+PLUS II 系统对FPGA/ CPLD 芯片进行下载, 由于生成的是集成化的数字电
路, 没有传统设计中的接线问题, 所以故障率低、可靠性高, 而且体积小。体现了EDA 技术在数字电路设计中的优越性。
VHDL/FPGA/Verilog 使用vhdl语言在用fpga实现vart。
使用vhdl语言在用fpga实现vart。
系统设计方案 针对高速数字信号处理的要求,提出用FPGA 实现基- 4FFT 算法,并对其整体结构、蝶形单 元进行了分析. 采用蝶算单元输入并行结构和同址运算,能同时提供蝶形运算所需的4 个操作 数,具有最大的
针对高速数字信号处理的要求,提出用FPGA 实现基- 4FFT 算法,并对其整体结构、蝶形单
元进行了分析. 采用蝶算单元输入并行结构和同址运算,能同时提供蝶形运算所需的4 个操作
数,具有最大的数据并行性,能提高处理速度 按照旋转因子存放规则,蝶形运算所需的3 个旋转
因子地址相同,且寻址方式简单 输出采取与输入相似的存储器 ...
VHDL/FPGA/Verilog 用FPGA实现的ADC采样器,用vhdl编写
用FPGA实现的ADC采样器,用vhdl编写，spi总线
VHDL/FPGA/Verilog verilog语言实现的数字钟
verilog语言实现的数字钟，各种定时闹钟功能类似真实的表~利用EDA实验平台实现~~
其他书籍 Multisim 10实现的简易数字钟
Multisim 10实现的简易数字钟，有时钟分钟。带有信号分析仪的验证波形
VHDL/FPGA/Verilog 基于vhdl的数字闹钟的设计。可实现计时、闹钟、调节时间功能。可以在FPGA上实现。
基于vhdl的数字闹钟的设计。可实现计时、闹钟、调节时间功能。可以在FPGA上实现。
VHDL/FPGA/Verilog 用VHDL语言实现半加器。已经通过编译和仿真
用VHDL语言实现半加器。已经通过编译和仿真
VHDL/FPGA/Verilog 用VHDL语言实现通用计算器设计
用VHDL语言实现通用计算器设计，MUXPLUS2软件仿真验证
VHDL/FPGA/Verilog 使用Vhdl语言实现数字电路全加器功能
使用Vhdl语言实现数字电路全加器功能，算法比较简单，供初学者参考。