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显示译码器 的查询结果
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VHDL/FPGA/Verilog 4位二进制加法器
4位二进制加法器，vhdl实现,外带译码器部分，清晰简洁，可读性好
matlab例程 卷积码的MATLAB实现
卷积码的MATLAB实现，包括编码器和译码器。
VHDL/FPGA/Verilog VHDL实例
VHDL实例，各个方面均有，基本语法，状态机，汉明码，寄存器，步进电机控制器，表决器，多路选择器，译码器等等
VHDL/FPGA/Verilog 一个verilog源代码
一个verilog源代码，用于译码器的编程。
XILINX FPGA开发软件 FPGA开发板的代码，简单的逻辑的实现
基础实验_01_多路复用器   ：4通道8位带三态输出
基础实验_02_多路解复用器 ：4通道8位带三态输出
基础实验_03_编码器       ：8位输入3位输出编码器
基础实验_04_优先编码器   ：8位输入3位输出高位优先
基础实验_05_译码器       ：3位输入8位输出译码器
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VHDL/Verilog/EDA源码 Verilog环境下的Turbo编/译码器实现
Turbo码的verilog实现，可以运行。
技术书籍 C++编程艺术
本书揭示了C++程序员创建世界级软件的奥秘。程序设计大师Herbert Schildt通过将C++语言广泛应用于功能强大的编程任务中，全面展示了C++语言的多功能性，敏捷性，和艺术性。本书内容包括探索C++的功能，创建内存管理的垃圾回收器子系统，开发线程控制面板，建立译码器以扩展C++的功能，开发可断点续传的Internet文件下载工具 ...
无线通信 数字无线技术
主要简介数字通信原理及技术，
信道编码是通过信道编码器和译码器实现的用于提高信道可靠性的理论和方法。本文介绍了几种主要的信道编码技术，分析了他们的原理以及它在各个方面的应用和研究，并对各种编码方法的优缺点进行了总结，对信道编码的未来进行了展望。
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源码 Verilog源代码关于viterbi设计
 (n, k, N)卷积码的状态数为2k (N−1) ，对每一时刻要
做2k (N−1) 次“加－比－存”操作，每一操作包括2k 次加法和2k −1 次比较，同时要保留2k (N−1)
条幸存路径。由此可见，Viterbi 算法的复杂度与信道质量无关，其计算量和存储量都随约束
长度N 和信息元分组k 呈指数增长。因此，在约束长度和信息元分 ...