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FlashMX/Flex源码  一个实时时钟！！~~~~~~~ 和系统同步的

一个实时时钟！！~~~~~~~ 和系统同步的

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汇编语言  该示例实现了一个计算机同步时钟

该示例实现了一个计算机同步时钟，外观优美精致．

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VHDL/FPGA/Verilog 基于FPGA的新型数据位同步时钟提取(CDR)实现方法

基于FPGA的新型数据位同步时钟提取(CDR)实现方法

https://www.eeworm.com/dl/663/236618.html

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VHDL/FPGA/Verilog ＰＳ／２通讯协议是一种双向同步串行通讯协议。通讯的两端通过Ｃｌｏｃｋ（时钟脚）同步

ＰＳ／２通讯协议是一种双向同步串行通讯协议。通讯的两端通过Ｃｌｏｃｋ（时钟脚）同步，并通过Ｄａｔａ（数据脚）交换数据。任何一方如果想抑制另外一方通讯时，只需要把Ｃｌｏｃｋ（时钟脚）拉到低电平。一般两设备间传输数据的最大时钟频率是３３ｋＨｚ，大多数ＰＳ／２设备工作在１０～２０ｋＨｚ。推荐值在１５ｋＨｚ ...

https://www.eeworm.com/dl/663/252990.html

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嵌入式/单片机编程  基于fpga和sopc的用VHDL语言编写的EDA含异步清0和同步时钟使能的加法计数器

基于fpga和sopc的用VHDL语言编写的EDA含异步清0和同步时钟使能的加法计数器

https://www.eeworm.com/dl/647/255018.html

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VHDL/FPGA/Verilog FPGA异步时钟设计中的同步策略

FPGA异步时钟设计中的同步策略，需要

https://www.eeworm.com/dl/663/282115.html

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串口编程  UART 处理的是并行数据转换为串行信号和串行信号转换为并行数据。现有的时钟不精确,这就需要用一个远高于波特率的本地时钟信号对输入信号不断采样,以不断让接收器与发送器保持同步。

UART 处理的是并行数据转换为串行信号和串行信号转换为并行数据。现有的时钟不精确,这就需要用一个远高于波特率的本地时钟信号对输入信号不断采样,以不断让接收器与发送器保持同步。

https://www.eeworm.com/dl/624/301371.html

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其他  带有异步复位和同步时钟的十进制加法计数器

带有异步复位和同步时钟的十进制加法计数器

https://www.eeworm.com/dl/534/319289.html

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网络  实现linux系统和网络时钟服务器的时间同步,从而可以得到准确的时间.

实现linux系统和网络时钟服务器的时间同步,从而可以得到准确的时间.

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单片机开发  使用PROTEUS仿真的DS1302时钟,与主机同步显示时间,C编写

使用PROTEUS仿真的DS1302时钟,与主机同步显示时间,C编写

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