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时钟产生 的查询结果
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单片机开发 利用430做的一个产生时钟脉冲的程序
利用430做的一个产生时钟脉冲的程序，可以调的！
matlab例程 用ＭＡＴＬＡＢ产生各种时钟信号
用ＭＡＴＬＡＢ产生各种时钟信号，对于不同的模块产生适当的始终信号．
系统设计方案 通过fpga产生时钟的VHDL源码
通过fpga产生时钟的VHDL源码，QII7.1下调试通过
嵌入式/单片机编程 FIFO（先进先出队列）通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。本FIFO的实现是利用 双口RAM 和读写地址产生模块来实现的.FIFO的接口信号包括异步的写时钟（wr_clk）和读
FIFO（先进先出队列）通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。本FIFO的实现是利用
双口RAM 和读写地址产生模块来实现的.FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、
与写时钟同步的写有效（wren）和写数据（wr_data） 、与读时钟同步的读有效（rden）和读数据（rd_data）
为了实现正 ...
VHDL/FPGA/Verilog 这是序列检测器。串行序列产生是指根据时钟和相应的控制信号
这是序列检测器。串行序列产生是指根据时钟和相应的控制信号，产生稳定的单bit输出信号；监测器指根据相应时钟输入的电平序列，监测该序列中是否存在预设的序列，无论从第几个输入开始，只要存在，总能监测到。监测到予以标示。 ...
VHDL/FPGA/Verilog 本代码用于产生FPGA内部的一个200Mhz的时钟
本代码用于产生FPGA内部的一个200Mhz的时钟，使得内部信号在此时钟下同步工作
单片机开发 AD9852的单音频产生波形程序 加载失时钟是内部设置的
AD9852的单音频产生波形程序 加载失时钟是内部设置的
单片机开发 AD9852的单音频产生波形程序 加载失时钟是外部 设置的
AD9852的单音频产生波形程序 加载失时钟是外部
设置的
VHDL/FPGA/Verilog VHDL产生时钟50分频程序
VHDL产生时钟50分频程序，供初学者参考
其他嵌入式/单片机内容 Holtek单片机源码：此应用示范了使用HT48C10单片机的 16 位定时计数器产生内部中断以实现计时功能。这个应用依靠系统时钟频率作为计时的基准。此处所示的应用使用了 400KHz的系统时钟
Holtek单片机源码：此应用示范了使用HT48C10单片机的 16 位定时计数器产生内部中断以实现计时功能。这个应用依靠系统时钟频率作为计时的基准。此处所示的应用使用了 400KHz的系统时钟，通过内部除四分频产生 100KHz 的定时/计数器时钟。对于一个 16 位的计数器最大计数值为 65536，这将每隔 0.65536 秒产生一个内部中断。但 ...