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时钟产生电路 的查询结果
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VHDL/FPGA/Verilog 在数字电路中
在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号时非常重要的。
汇编语言 本设计由单片机时钟芯片、模数转换芯片为核心
本设计由单片机时钟芯片、模数转换芯片为核心，辅以必要的电路，构成了一个具有多功能的数字时钟 。能够准确的显示时间、调整时间、闹钟定时等功能。
VHDL/FPGA/Verilog 利用VHDL语言实现单稳触发电路
利用VHDL语言实现单稳触发电路，稳态时间为系统时钟的整数倍。
VHDL/FPGA/Verilog 设计四 拔河游戏机 1、 设计一个能进行拔河游戏的电路。 2、 电路使用15个(或9个)发光二极管
设计四 拔河游戏机
1、 设计一个能进行拔河游戏的电路。
2、 电路使用15个(或9个)发光二极管，开机后只有中间一个发亮，此即拔河的中心点。
3、 游戏双方各持一个按钮，迅速地、不断地按动，产生脉冲，谁按得快，亮点就向谁的方向移动，每按一次，亮点移动一次。
4、 亮点移到任一方终端二极管时，这一方就获胜，此时双方按 ...
VHDL/FPGA/Verilog 微波炉定时器集成电路的设计 1、 控制状态机：工作状态状态转换。 2、 数据装入电路：根据控制信号选择定时时间、测试数据或完成信号的装入。 3、 定时器电路：负责完成烹调过程中的时间递减计
微波炉定时器集成电路的设计 1、 控制状态机：工作状态状态转换。
2、 数据装入电路：根据控制信号选择定时时间、测试数据或完成信号的装入。
3、 定时器电路：负责完成烹调过程中的时间递减计数和数据译码供给七段数码显示，同时还可以提供烹调完成时间的状态信号供控制状态机产生完成信号。 ...
其他 电话计费器程序/*信号定义： clk： 时钟信号
电话计费器程序/*信号定义：
clk： 时钟信号，本例中其频率值为1Hz；
decide： 电话局反馈回来的信号，代表话务种类，“01”表示市话，“10”表示
长话，“11”表示特话；
dispmoney： 用来显示卡内余额，其单位为角，这里假定能显示的最大数额为50 元
（500 角）；
disptime： 显示本次通话的时长；
write,read： 当write ...
VHDL/FPGA/Verilog 1.高精度数字秒表（0.01秒的vhdl语言实现） 2.具有定时
1.高精度数字秒表（0.01秒的vhdl语言实现）
2.具有定时，暂停，按键随机存储，翻页回放功能；
3.对30M时钟分频产生显示扫描时钟
4.精度高达0.01s,并且可以通过改变主频来更改分频比和记数间隔，可控性高。
5.模块化设计，其中的许多函数可以成为vhdl语言的通用经典例子（包含分频电路设计，动态扫描时钟设计，译码电路设计 ...
VHDL/FPGA/Verilog 在数字电路中
在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号是最重要的信号之一。 下面我们介绍分频器的 VHDL 描述，在源代码中完成对时钟信号 CLK 的 2 分频， 4 分频， 8 分频， 16 分频。 这也是最简单的分频电路，只需要一个计数器即可。 ...
其他 可以用LPC932产生脉宽可调的PWM
可以用LPC932产生脉宽可调的PWM，然后通过外围电路实现DA转换
VHDL/FPGA/Verilog 用verilog设计密勒解码器 一、题目： 设计一个密勒解码器电路 二、输入信号： 1． DIN：输入数据 2． CLK：频率为2MHz的方波
用verilog设计密勒解码器
一、题目：
设计一个密勒解码器电路
二、输入信号：
1． DIN：输入数据
2． CLK：频率为2MHz的方波，占空比为50％
3． RESET：复位信号，低有效
三、输入信号说明：
输入数据为串行改进密勒码，每个码元持续时间为8μs，即16个CLK时钟；数据流是由A、B、C三种信号组成；
A：前8个时钟保持“1”， ...