搜索：时序仿真
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https://www.eeworm.com/dl/831600.html
技术资料
vivado集成开发环境时序约束介绍
本文主要介绍如何在Wado设计套件中进行时序约束，原文出自 xilinx中文社区。1 Timing Constraints in Vivado-UCF to xdcVivado软件相比于sE的一大转变就是约束文件，5E软件支持的是UcF（User Constraints file，而 Vivado软件转换到了XDc（Xilinx Design Constraints）。XDC主要基于SDc（Synopsys Desi ...
https://www.eeworm.com/dl/871544.html
技术资料
数字电路画时序图软件
一款灵活、交互式的时域分析和图示工具。适用于数字集成电路和印刷电路板设计。 Forte Design Systems公司的Chronology部门发布了新版本的TimingDesigner交互式时序分析和图表工具，以增强其项目管理和时序接口设计功能。 ...
https://www.eeworm.com/dl/904687.html
技术资料
使用XC9500XL时序模块
All XC9500XL CPLDs have a uniform architecture and anidentical timing model, making them very ea
https://www.eeworm.com/dl/912908.html
技术资料
时序电路测试向量的压缩
时序电路测试生成算法产生的向量存在冗余。针对此问题提出一种压缩算法，减少测试序列的总长度，从而减少了仿真的时间和ATE 设备的测试的时间，加速了测试的流程。实验结果表明，这种方法实现了较高的压缩效率， ...
https://www.eeworm.com/dl/913120.html
技术资料
隐私保护的时序规则分布挖掘
针对多方分别拥有一部分数据记录，并想在不泄露自己隐私数据的情况下联合对各自的时序序列进行分割的问题，提出基于半可信第三方的隐私保护的时序规则分布挖掘方法。将联合计算时序规则各频度的问题转化成多方秘密比 ...
https://www.eeworm.com/dl/920700.html
技术资料
使用XC9500XL时序模块
All XC9500XL CPLDs have a uniform architecture and anidentical timing model, making them very ea