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https://www.eeworm.com/dl/523/236281.html
数据库系统
神经网络中的K均值聚类算法II： 1.KMIn为输入数据文本
神经网络中的K均值聚类算法II：
1.KMIn为输入数据文本，其中，第一个参数为所要聚类点个数，第二个参数为聚类点的维数,第三个参数为所要求聚类的个数
2.KM2OUT为经过K均值聚类算法II计算后得到的结果
https://www.eeworm.com/dl/527/306488.html
通讯/手机编程
％ decode with soft-input viterbi algorithm 硬判决 ％ //k=4,r=1/2 ％输入数据为软信息
％ decode with soft-input viterbi algorithm 硬判决
％ //k=4,r=1/2
％输入数据为软信息，并且数据为均值为1的BPSK调制，如果均值为MEAN,那么62,63,103,104行应做相应修改
https://www.eeworm.com/dl/644/317087.html
汇编语言
利用拨码开关为可编程器件输入读写命令和相应的地址、数据
利用拨码开关为可编程器件输入读写命令和相应的地址、数据，8051读入可编程器件设定的命令字并根据可编程器件的设置进行读写操作，读出来的数据通过P0输出给可编程器件，并由可编程器件控制七段数码管显示。(Verilog+单片机) ...
https://www.eeworm.com/dl/855753.html
技术资料
顺源科技四通道模拟量输入高精度数据采集模块
现场四路模拟信号采集实现隔离RS485/232输出。0-5V电压信号或4-20mA电流信号输入可选型。可靠性高、编程方便、易于安装和布线。用户可编程设置模块地址、波特率等。
https://www.eeworm.com/dl/652/239584.html
文章/文档
详细描术日用汁算器健盘输入自动左移原理及错误输入时朻正(带符号输入)
详细描术日用汁算器健盘输入自动左移原理及错误输入时朻正(带符号输入)
https://www.eeworm.com/dl/663/469231.html
VHDL/FPGA/Verilog
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定
PLL是数字锁相环设计源程序,
其中, Fi是输入频率(接收数据),
Fo(Q5)是本地输出频率.
目的是从输入数据中提取时钟信号(Q5),
其频率与数据速率一致,
时钟上升沿锁定在数据的上升和下降沿上；
顶层文件是PLL.GDF ...