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数字锁相 的查询结果
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matlab例程 仿真了锁相环工作到一定时间后达到锁定状态的过程
仿真了锁相环工作到一定时间后达到锁定状态的过程，程序采用的是一阶RC低通滤波器即二阶一型环
微处理器开发 DP256_HCS12_PLL锁相环驱动程序
DP256_HCS12_PLL锁相环驱动程序
单片机开发 基于ADF4106的锁相环程序
基于ADF4106的锁相环程序，4106由单片机C8051F530提供控制字，输出频率3.6GHz，已经在单班上进行过调试。
嵌入式/单片机编程 关于在FPGA或CPLD锁相环PLL原理与应用,介绍用FPGA的分频技术.
关于在FPGA或CPLD锁相环PLL原理与应用,介绍用FPGA的分频技术.
单片机开发 c8051120锁相环
c8051120锁相环，定时器3的初始化和使用
系统设计方案 FPGA弹弓无线呼叫系统分发射和接收两大部分。发射部分采用锁相环式频率合成器技术
FPGA弹弓无线呼叫系统分发射和接收两大部分。发射部分采用锁相环式频率合成器技术
其他嵌入式/单片机内容 这是锁相环芯片MC145170程序
这是锁相环芯片MC145170程序，单片机是用at89s52的
VHDL/FPGA/Verilog 简述了V HDL 语言的功能及其特点,并以 8 位串行数字锁设计为例,介绍了在Max + plus Ⅱ10. 2 开发软件下,利用V HDL 硬件描述语言设 计数字逻辑电路的过程和方法。并设计了密
简述了V HDL 语言的功能及其特点,并以
8 位串行数字锁设计为例,介绍了在Max + plus Ⅱ10. 2 开发软件下,利用V HDL 硬件描述语言设
计数字逻辑电路的过程和方法。并设计了密码锁
VHDL/FPGA/Verilog 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL
分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单 ...