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https://www.eeworm.com/dl/980186.html
技术资料
数字频率计的设计
时钟基准模块主要是为了产生1Hz的方波信号，作为测频控制模块的时钟输入。系统的基准时钟输入为20MHz/256=78125Hz,所以为得到1Hz的时钟信号，必须对输入时钟进行78125次分频。由于是奇数倍分频，可利用时钟下降沿比上升沿延迟半个周期的性质得到1Hz的方波信号。 ...
https://www.eeworm.com/dl/980200.html
技术资料
智能全数字锁相环的设计
在FPGA片内实现全数字锁相环用途极广。本文在集成数字锁相环74297的基础上进行改进，设计了锁相状态检测电路，配合CPU对环路滤波参数进行动态智能配置，从而使锁相环快速进入锁定状态，在最短时间内正常工作并且提高输出频率的质量 ...