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学术论文  基于Verilog HDL设计的多功能数字钟

本文利用Verilog HDL 语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Altera QuartusⅡ 4.1 和ModelSim

https://www.eeworm.com/dl/514/13453.html

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技术书籍  VHDL硬件描述语言与数字逻辑电路设计

·VHDL硬件描述语言与数字逻辑电路设计 

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教程资料  基于FPGA的多功能数字钟的设计与实现内附有详尽的Verilog HDL源码

基于FPGA的多功能数字钟的设计与实现内附有详尽的Verilog HDL源码，其功能主要有：时间设置，时间显示，跑表，分频，日期设置，日期显示等

https://www.eeworm.com/dl/fpga/doc/18055.html

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教程资料  用CPLD设计实现一个具有预置数的数字钟

本设计要实现一个具有预置数的数字钟的设计,具体要求如下:\r\n1. 正确显示年、月、日 \r\n2. 正确显示时、分、秒 \r\n3. 具有校时,整点报时和秒表功能 \r\n4. 进行系统模拟仿真和下载编程实验,验证系统的正确性 \r\n

https://www.eeworm.com/dl/fpga/doc/18549.html

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教程资料  基于单片机的数字钟设计电路图

基于单片机的数字钟设计电路图，以及PCB仿真图。

https://www.eeworm.com/dl/Protel/doc/18914.html

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模拟电子  [模拟和数字电子电路基础].Agarwal.&.Lang.(2005).Foundations.of.Analog.and.Digital.Electronic.Circuits

模拟和数字电子电路基础

https://www.eeworm.com/dl/571/20289.html

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模拟电子  多功能数字钟的VHDL设计

多功能数字钟的VHDL设计

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模拟电子  跟我学数字电子电路

跟我学数字电子电路

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模拟电子  CMOS工艺多功能数字芯片的输出缓冲电路设计

为了提高数字集成电路芯片的驱动能力，采用优化比例因子的等比缓冲器链方法，通过Hspice软件仿真和版图设计测试，提出了一种基于CSMC 2P2M 0.6 &mu;m CMOS工艺的输出缓冲电路设计方案。本文完成了系统的电原理图设计和版图设计，整体电路采用Hspice和CSMC 2P2M 的0.6 &mu;m CMOS工艺的工艺库（06mixddct02v24）仿真，基于CS ...

https://www.eeworm.com/dl/571/21132.html

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模拟电子  跟我学模拟数字电子电路

跟我学模拟数字电子电路

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