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压缩解压  利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试

利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输 ...

https://www.eeworm.com/dl/617/261127.html

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文件格式  课程设计,数字钟的电子技术课程设计.数字钟是一种用数字电路技术实现时、分、秒计时的装置

课程设计,数字钟的电子技术课程设计.数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。

https://www.eeworm.com/dl/639/269081.html

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VHDL/FPGA/Verilog VHDL硬件描述语言与数字逻辑电路设计

VHDL硬件描述语言与数字逻辑电路设计，需要的朋友可以下载。

https://www.eeworm.com/dl/663/269579.html

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单片机开发  SX-CPLD/FPGA 数字逻辑电路设计实验仪 SX-CPLD/FPGA 数字逻辑电路设计实验仪产品介绍 1.利用CPLD/FPGA 提供的软硬件开发环境学习最新逻辑IC

SX-CPLD/FPGA 数字逻辑电路设计实验仪 SX-CPLD/FPGA 数字逻辑电路设计实验仪产品介绍 1.利用CPLD/FPGA 提供的软硬件开发环境学习最新逻辑IC 设计，以取代TTL/CMOS 复杂的硬件设计。 2.可使用电路绘图法、ABEL 语言、波形图和数字硬件描述语言法(VHDL/AHDL)来开发电路。 3.CPLD/ FPGA 提供引脚可任意设定,故作 ...

https://www.eeworm.com/dl/648/271258.html

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单片机开发  实用数字万年历设计:该系统的设计电路是以 AT89S52 单片机为核心控制器

实用数字万年历设计:该系统的设计电路是以 AT89S52 单片机为核心控制器，其外围电路主要包括时钟模块，键盘模块，液晶模块，闹钟模块和与PC 机通信模块等。这种电子时钟不仅具有了一般电子时钟的基本功能，并且具有以下功能：闹钟时间设置，闹钟音乐选择，显示年月日与星期，显示农历，通过PC 机在Internet 上同步时间,与 ...

https://www.eeworm.com/dl/648/271602.html

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VHDL/FPGA/Verilog VHDL硬件描述语言与数字逻辑电路设计——学习FPGA/CPLD时可参考

VHDL硬件描述语言与数字逻辑电路设计——学习FPGA/CPLD时可参考

https://www.eeworm.com/dl/663/272029.html

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其他  数字电路基础课程设计经典实验报告对你一定用用的我们做了好几周呢

数字电路基础课程设计经典实验报告对你一定用用的我们做了好几周呢

https://www.eeworm.com/dl/534/292249.html

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其他  一种方便的全数字时钟频率转换电路设计

一种方便的全数字时钟频率转换电路设计，不使用PLL，转换档位多，资源占用少。

https://www.eeworm.com/dl/534/299293.html

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其他  学习数字电路和电路设计的好助手,希望大家认真学习!..

学习数字电路和电路设计的好助手,希望大家认真学习!..

https://www.eeworm.com/dl/534/303700.html

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VHDL/FPGA/Verilog 简述了V HDL 语言的功能及其特点,并以 8 位串行数字锁设计为例,介绍了在Max + plus Ⅱ10. 2 开发软件下,利用V HDL 硬件描述语言设计数字逻辑电路的过程和方法。并设计了密

简述了V HDL 语言的功能及其特点,并以 8 位串行数字锁设计为例,介绍了在Max + plus Ⅱ10. 2 开发软件下,利用V HDL 硬件描述语言设计数字逻辑电路的过程和方法。并设计了密码锁

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