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VHDL/FPGA/Verilog 给出了数字跑表的源代码

给出了数字跑表的源代码，设计了分频模块，实现了真实的时间计数，通过这个工程的训练，能更好的了解Quartus II数字电路开发的过程。

https://www.eeworm.com/dl/663/374790.html

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VHDL/FPGA/Verilog 该模块为分频器

该模块为分频器，将1KHZ的时钟频率分频成每分钟一次的时钟频率事实上，该源码可以实现任意整数的分频，主要让N的值设置好相应的数字

https://www.eeworm.com/dl/663/375233.html

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通讯/手机编程  本报告就“数字家庭”这一研究热点中的“家庭安全”方面设计了一套无线多功能家庭安全系统。该系统分为报警信号采集和控制部分和人机交互部分

本报告就“数字家庭”这一研究热点中的“家庭安全”方面设计了一套无线多功能家庭安全系统。该系统分为报警信号采集和控制部分和人机交互部分，前一部分实现了对家庭中各种安全隐患，例如：煤气泄漏，非法入侵等进行监控报警，并通过无线数传模块将报警信号传给人机交互部分，由其进行报警处理，针对不同的报警源分类进行语 ...

https://www.eeworm.com/dl/527/377899.html

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VHDL/FPGA/Verilog 数字钟

数字钟，用VHDL写的各个模块，顶层用图形编辑，在实验箱上完全通过

https://www.eeworm.com/dl/663/384170.html

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其他  数字钟是一个将“时”“分”“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时；显示满刻度为23时59分59秒

数字钟是一个将“时”“分”“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时；显示满刻度为23时59分59秒，另外具备校时功能和报时功能。因此，一个基本的数字钟电路主要由“时”“分”“秒”计数器校时电路组成。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累加60秒发送一个“分脉冲”信号 ...

https://www.eeworm.com/dl/534/392280.html

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通讯编程文档  ASK（二进制幅度键控）是一种最简单的数字信号的载波传输

ASK（二进制幅度键控）是一种最简单的数字信号的载波传输，本文通过对数字信号的2ASK调制，解调在不同信噪比的情况下误码率分析，得出不同信噪比下的误码率。通过对2ASK的仿真更好的理解了数字调制系统的组成以及各模块的功能。 ...

https://www.eeworm.com/dl/646/403990.html

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数据库系统  该系统为西部数字开发的房屋中介信息管理平台

该系统为西部数字开发的房屋中介信息管理平台，主要功能模块有：房源信息委托信息客户来访员工出访公共交流公告信息成交信息系统管理人员管理分店 [部门]管理权限管理经纪人管理考勤管理房源图片管理出租 **志管理出售**志管理安装方法： 1、安装MS SQL Server数据库 2、将 DB_51aspx 目录下的hxdoa.mdf数 ...

https://www.eeworm.com/dl/523/418207.html

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单片机开发  本设计为基于MSP430单片机的两线制一体化智能温度变送器模块

本设计为基于MSP430单片机的两线制一体化智能温度变送器模块，它支持工业上常用的热电阻与热电偶传感器，同时它还能够通过简易的RS-232口进行参数设定。系统主要由电源模块、AD采样模块、MCU模块、通讯模块及就地指示模块等部分组成。软件上采用了限幅平均滤波、数字校准、迭代等方法，与硬件配合，获得了比较高的检测精度 ...

https://www.eeworm.com/dl/648/418315.html

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VHDL/FPGA/Verilog 数字电子钟设计

数字电子钟设计，整点报时，时分秒分模块设计，另附实验报告和实验结果，内容详细不容错过

https://www.eeworm.com/dl/663/467114.html

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VHDL/FPGA/Verilog 同步数字复接的设计及其FPGA实现在简要介绍同步数字复接基本原理的基础上

同步数字复接的设计及其FPGA实现在简要介绍同步数字复接基本原理的基础上，采用VHDL语言对同步数字复接各组成模块进行了设计，并在ISE集成环境下进行了设计描述、综合、布局布线及时序仿真，取得了正确的设计结果，同时利用中小容量的FPGA实现了同步数字复接功能。基群速率数字信号的合成设备和分接设备是电信网 ...

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