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VHDL/FPGA/Verilog VerilogHDL_advanced_digital_design_code_Ch10 VerilogHDL高级数字设计源码Ch10
VerilogHDL_advanced_digital_design_code_Ch10
VerilogHDL高级数字设计源码Ch10
VHDL/FPGA/Verilog VerilogHDL_advanced_digital_design_code_Ch11 VerilogHDL高级数字设计源码Ch
VerilogHDL_advanced_digital_design_code_Ch11
VerilogHDL高级数字设计源码Ch
VHDL/FPGA/Verilog VerilogHDL_advanced_digital_design_code_Clock_generator VerilogHDL高级数字设计源码Clock_generator
VerilogHDL_advanced_digital_design_code_Clock_generator
VerilogHDL高级数字设计源码Clock_generator
单片机开发 07全国电子设计大赛C题获奖作品的单片机源码（个人信息部分已除去）
07全国电子设计大赛C题获奖作品的单片机源码（个人信息部分已除去）
其他嵌入式/单片机内容 07全国大学生电子设计竞赛C题获奖作品FPGA核心部分源码（EP1C6Q）
07全国大学生电子设计竞赛C题获奖作品FPGA核心部分源码（EP1C6Q）
其他嵌入式/单片机内容 07全国大学生电子设计竞赛C题获奖作品FPGA外围接口双口RAM部分源码
07全国大学生电子设计竞赛C题获奖作品FPGA外围接口双口RAM部分源码
Java编程 16方格排序游戏设计,用java编写的.绝对源码.
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汇编语言 Windows环境下32位汇编语言程序设计源码
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书籍源码 深入浅出设计模式部分C++源码。用.net2003调试通过。
深入浅出设计模式部分C++源码。用.net2003调试通过。
压缩解压 利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试
利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。
本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输 ...