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布尔逻辑 的查询结果
书籍源码 纯组合逻辑构成的乘法器虽然工作速度比较快
纯组合逻辑构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器，基于PLD器件外接ROM九九表的乘法器则无法构成单片系统，也不实用。这里介绍由八位加法器构成的以时序逻辑方式设计的八位乘法器，具有一定的实用价值，而且由FPGA构成实验系统后，可以很容易的用ASIC大型集成芯片来完成，性价比高，可操 ...
其他书籍 集中讲述所有语言范型通用的传统技术和高级技术,使读者具备现代编译程序构造所需的技能.涵盖了所有主要的程序设计语言类型-命令式,面向对象,函数式,逻辑式和分布式语言.通过大量实例进行说明,直观易懂.
集中讲述所有语言范型通用的传统技术和高级技术,使读者具备现代编译程序构造所需的技能.涵盖了所有主要的程序设计语言类型-命令式,面向对象,函数式,逻辑式和分布式语言.通过大量实例进行说明,直观易懂.
软件设计/软件工程 数字逻辑课程设计 数字逻辑课程设计
数字逻辑课程设计 数字逻辑课程设计
其他书籍 夏宇闻著作：从算法设计到硬线逻辑的实现,讲解比较详细
夏宇闻著作：从算法设计到硬线逻辑的实现,讲解比较详细，是一本不错的参考资料
教育系统应用 课程设计 一个简单主机的设计 1、拟定指令系统 2、确定总体结构 3、逻辑设计 4、确定控制方式 5、分调 6、统调 全部框图
课程设计
一个简单主机的设计
1、拟定指令系统
2、确定总体结构
3、逻辑设计
4、确定控制方式
5、分调
6、统调
全部框图
VHDL/FPGA/Verilog 秒表的逻辑结构比较简单
秒表的逻辑结构比较简单，它主要由、显示译码器、分频器、十进制计数器、报警器和六进制计数器组成。在整个秒表中最关键是如何获得一个精确的100Hz计时脉冲，除此之外，整个秒表还需要一个启动信号和一个归零信号，以便能够随时启动及停止。
秒表有六个输出显示，分别为百分之一秒，十分之一秒、秒、十秒、分、十分，所以共 ...
嵌入式/单片机编程 利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试
利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点 ...
VHDL/FPGA/Verilog CPLD可编程逻辑芯片上实现信号发生器的方法和步骤
CPLD可编程逻辑芯片上实现信号发生器的方法和步骤，系统采用自顶向下的设计方法，以硬件描述语言VHDL和原理图为设计输入，利用模块化单元构建系统。
VHDL/FPGA/Verilog Xilinx可编程逻辑器件的高级应用与设计技巧 全面介绍Xilinx的CoolRunnerII Spartan-3 Virtex-II VirtexII pro等器件的结构特性
Xilinx可编程逻辑器件的高级应用与设计技巧
全面介绍Xilinx的CoolRunnerII Spartan-3 Virtex-II VirtexII pro等器件的结构特性，以及ISE6及其辅助设计工具。