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VHDL/FPGA/Verilog 基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码
基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码，其功能主要有：时间设置，时间显示，跑表，分频，日期设置，日期显示等
其他 本实验完成发光二极管的循环点亮实验
本实验完成发光二极管的循环点亮实验，由于输入晶振为20M，分频得到count1信号，故每间隔约1S彩灯循环移位一次。
也可以外接32768hz的晶振经4060分频后的1HZclk输入，自己可以尝试改变实验，加以练习。
现象：可以看到流水灯
VHDL/FPGA/Verilog 用VHDL实现2
用VHDL实现2，4，8分频设计，经编译，波形仿真成功
VHDL/FPGA/Verilog 给出了数字跑表的源代码
给出了数字跑表的源代码，设计了分频模块，实现了真实的时间计数，通过这个工程的训练，能更好的了解Quartus II数字电路开发的过程。
VHDL/FPGA/Verilog 根据交通灯控制器的功能与要求
根据交通灯控制器的功能与要求，将其总体电路分为分频器、信号控制器两个模块。
单片机开发 PWM经过RC滤波产生电压,经过XTR115产生4-20mA电流输出,要点是XTR115的电压输入问题,自身为两线制,+5V输出提供不了较大电流,需要用DCDC,RC滤波采用钽电容和4.7k-4.9k
PWM经过RC滤波产生电压,经过XTR115产生4-20mA电流输出,要点是XTR115的电压输入问题,自身为两线制,+5V输出提供不了较大电流,需要用DCDC,RC滤波采用钽电容和4.7k-4.9k的低温漂电阻能得到较高线形度,PWM输出为AVR单片机16位,模式15,不分频
VHDL/FPGA/Verilog 设计并调试好一个能产生”梁祝”曲子的音乐发生器
设计并调试好一个能产生”梁祝”曲子的音乐发生器，并用EDA实验开发系统（拟采用的实验芯片的型号可选Altera的MAX7000系列的 EPM7128 CPLD ，FLEX10K系列的EPF10K10LC84-3 FPGA， ACEX1K系列的 EP1K30 FPGA，Xinlinx 的XC9500系列的XC95108 CPLD，Lattice的ispLSI1000系列的1032E CPLD）进行硬件验证。
设计思路
根据系统 ...
单片机开发 CONTROL89C51串口控制程序
CONTROL89C51串口控制程序， 输入: 波特率分频系数, 波特率分频常数，主机方式: 控制传输-设置USB配置