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小数分频器 的查询结果
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人工智能/神经网络 在做2維度樣本分類的過程中,若我們能事先畫出訓練樣本在空間中的分散情形,這將有助於我們在設定SVM分類器的參數C的取值範圍. 例如:若畫出的訓練樣本的散佈較分散,我們可以得知此時採用的參數值可以取在較
在做2維度樣本分類的過程中,若我們能事先畫出訓練樣本在空間中的分散情形,這將有助於我們在設定SVM分類器的參數C的取值範圍. 例如:若畫出的訓練樣本的散佈較分散,我們可以得知此時採用的參數值可以取在較大的範圍. 所以本程式也是讓想要畫出資料樣本在平面的散佈情形者之一各可行工具. ...
人工智能/神经网络 在软件接收机的基础上,利用鉴频器辅助鉴相器的输出,引入一个模糊逻辑控制器,使得环路能够智能跟踪信号的动态变化.实验结果证明所提出的设计方法与传统环路相比可大幅度缩短跟踪时间,减小环路滤波器带宽,并能消
在软件接收机的基础上,利用鉴频器辅助鉴相器的输出,引入一个模糊逻辑控制器,使得环路能够智能跟踪信号的动态变化.实验结果证明所提出的设计方法与传统环路相比可大幅度缩短跟踪时间,减小环路滤波器带宽,并能消除周跳.
VHDL/FPGA/Verilog 任意奇数分频
任意奇数分频，只要修改N即可实现 可验证
单片机开发 16c54四位LED时钟显示程序 使用4M晶振TMR0滪分频为1：16 TMRO的循环时间为4.096MS 244次为一秒
16c54四位LED时钟显示程序
使用4M晶振TMR0滪分频为1：16 TMRO的循环时间为4.096MS 244次为一秒
VHDL/FPGA/Verilog 0到255任意整数半整数分频Verilog HDL.rar
0到255任意整数半整数分频Verilog HDL.rar
VHDL/FPGA/Verilog 数控分频的一个工程---包括vhdl源程序和编译后产生的相关文件
数控分频的一个工程---包括vhdl源程序和编译后产生的相关文件
VHDL/FPGA/Verilog 应用VHDL语言将高稳晶振分频得到1pps
应用VHDL语言将高稳晶振分频得到1pps，使用GPS的1pps信号作为触发
VHDL/FPGA/Verilog 偶数分频
偶数分频，包括验证程序，verilog实现，可综合
汇编语言 片机电子钟的计时脉冲基准是由外部晶振的频率经过12分频后提供
片机电子钟的计时脉冲基准是由外部晶振的频率经过12分频后提供，采用内部的定时/计数器来实现计时功能。所以，外接晶振频率精确度直接影响电子钟计时的准确性。
汇编语言 verilog写的分频程序,可以对输入的频率分频
verilog写的分频程序,可以对输入的频率分频