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定时计数 的查询结果
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VHDL/FPGA/Verilog 定时控制电路
定时控制电路，计数到两分四十八秒停止计数
单片机开发 功能描述： 利用AT89S51单片机的T0、T1的定时计数器功能
功能描述： 利用AT89S51单片机的T0、T1的定时计数器功能，来完成对输入的信号进行
频率计数，计数的频率结果通过8位动态数码管显示出来。要求能够对2－40KHZ 的信号频率进行准确计数，计数误差不超过2/1
系统设计方案 1. 完成时／分／秒的依次显示并正确计数
1. 完成时／分／秒的依次显示并正确计数，利用六位数码管显示；
2. 时／分／秒各段个位满10正确进位，秒／分能做到满60向前进位，有系统时间清零功能；
3. 定时器：实现整点报时，通过扬声器发出高低报时声音；
4. 时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分／时钟进行调整；
5. 闹钟：实现分/时闹钟 ...
单片机开发 采用两个定时器合用
采用两个定时器合用，T0设置为定时方式，T1设置为计数方式。T0定时时间为50ms，计满产生的输出信号由P1.7口发光二极管显示。同时还将该信号输入到计数器T1（P3.5脚）作为T1的计数输入脉冲，当输入信号产生由1到0的跳变时触发计数器工作,使计数器的值增1。计数器T1的初始值设置为100，计满时所用的时间为50ms×2×100，即10s ...
VHDL/FPGA/Verilog VHDL数字钟设计程序 设计要求 基本要求： 1、24小时计数显示； 2、具有校时功能（时
VHDL数字钟设计程序
设计要求
基本要求：
1、24小时计数显示；
2、具有校时功能（时，分） ；
附加要求：
1、实现闹钟功能（定时，闹响）；
VHDL/FPGA/Verilog VHDL的数字时钟程序 24小时计数显示； 具有校时功能（时
VHDL的数字时钟程序
24小时计数显示；
具有校时功能（时，分） ；
实现闹钟功能（定时，闹响）；
汇编语言 AT89C2051时钟程序定时器T0、T1溢出周期为50MS
AT89C2051时钟程序定时器T0、T1溢出周期为50MS，T0为秒计数用， T1为调整时闪烁用，
P3.7为调整按钮，P1口 为字符输出口，采用共阳显示管。
汇编语言 AT89C2051时钟程序 定时器T0、T1溢出周期为50MS
AT89C2051时钟程序 定时器T0、T1溢出周期为50MS，T0为秒计数用， T1为调整时闪烁用，