搜索：如何学习 web？
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https://www.eeworm.com/dl/564/33792.html
通信网络
如何编写应用程序与USB HID设备通讯
 
我们如果想实现一个USB 的HID 类设备，不需要在Windows 下开发自己的驱动程序。HID不一定要是标准的外设类型，唯一的要求是交换的数据存储在报文的结构内，设备固件必须支持报文的格式。任何工作在该限制之内的设备都可以成为一个HID，例如温度计、电压计、读卡机等。报文的格式是由报告描 ...
https://www.eeworm.com/dl/562/34314.html
传感与控制
如何选择补偿的硅压力传感器
Abstract: This reference design provides design ideas for a cost-effective, low-power liquid-level measurement dataacquisition system (DAS) using a compensated silicon pressure sensor and a high-precision delta-sigma ADC. Thisdocument discusses how to select the compensated sil ...
https://www.eeworm.com/dl/566/35617.html
嵌入式综合
如何构建一个1-Wire评估套件
Abstract: The 1-Wire product family includes numerous devices that can be easily evaluated using a Windows®-based
https://www.eeworm.com/dl/510/36554.html
无线通信
WiFi网络VoIP如何解决安全性问题
：一般地讲，与WLAN有关的安全问题牵扯到所有和它相连的设备。WLANIP电话或复合式蜂窝/WLAN电话在这方面所面临的挑战更大。
https://www.eeworm.com/dl/550/37748.html
开发工具
如何仿真IP核(建立modelsim仿真库完整解析)
IP核生成文件：（Xilinx/Altera 同）
IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xil ...
https://www.eeworm.com/dl/kbcluoji/39900.html
可编程逻辑
如何通过仿真有效提高数模混合设计性
一 、数模混合设计的难点 二、提高数模混合电路性能的关键 三、仿真工具在数模混合设计中的应用 四、小结 五、混合信号PCB设计基础问答
https://www.eeworm.com/dl/kbcluoji/40185.html
可编程逻辑
如何做一块好的PCB板
接受到一个设计任务,首先要明确其设计目标,是普通的PCB板高频PCB板小信号处理PCB板还是既有高频率又有小信号处理的PCB板如果是普通的PCB板,只要做到布局布线合理整齐,机械尺寸准确无误即可,如有中负载线和长线,就要采用一定的手段进行处理,减轻负载,长线要加强驱动,重点是防止长线反射. ...
https://www.eeworm.com/dl/kbcluoji/40345.html
可编程逻辑
如何快速创建开关电源的PCB版图设计
如今的开关稳压器和电源越来越紧凑，性能也日益强大，而越来越高的开关频率是设计人员面临的主要问题之一，正是它使得PCB的设计越来越困难。事实上，PCB版图已经成为区分好与差的开关电源设计的分水岭。本文针对如何一次性创建优秀PCB版图提出一些建议。考虑一个将24V降为3.3V的3A开关稳压器。设计这样 ...
https://www.eeworm.com/dl/544/41814.html
测试测量
如何用示波器进行ps级时间精度的测量
要进行ps级时间测量，首先需要示波器的带宽和采样率不能太低，否则信号失真会带来测量误差。Agilent 的90000 系列示波器可以提供13GHz 的带宽以及40G/s的采样率，采样点的间隔可以达到25ps，再通过插值，单一通道的时间测量精度可以<5ps，初步提供了精确测量的可行性。
...
https://www.eeworm.com/dl/524/42501.html
仿真技术
如何仿真IP核(建立modelsim仿真库完整解析)
IP核生成文件：（Xilinx/Altera 同）
IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xil ...