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多时钟 的查询结果
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VHDL/FPGA/Verilog 基于多时钟的处理
基于多时钟的处理，在跨时钟域的处理上有优势
VHDL/FPGA/Verilog 任意时钟配比的异步fifo.含有synplify ip库中的双端口ram。用于处理多时钟域问题。
任意时钟配比的异步fifo.含有synplify ip库中的双端口ram。用于处理多时钟域问题。
教程资料 计PLD/FPGA时通常采用几种时钟类型
无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操\r\n作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将\r\n导致错误的行为，并且调试困难、花销很大。 在设计PLD/FPGA时通常采用几种时钟类型。时钟可\r\n分为如下四种类型：全局时钟、门控时钟、 ...
学术论文 FPGA布局算法研究和软件实现
FPGA布局算法和软件位于工艺映射和布线之间，是一个承上启下的阶段，对最终的布通率和时序都有着重要的影响。 本论文的工作之一便是研究旨在提高布通率的布局算法。在研究了国内外装箱和布局算法的基础上，本文提出了一种新的结合了装箱的布局算法框架，并称之为"低温交替改善的"布局算法。其基本思想是，在模拟退火的低温 ...
教程资料 用FPGA实现大型设计时
用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种多时钟FPGA设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线 ...
单片机编程 C8051F单片机产品技术要点
高性能CPU-CIP51
♦ 高速流水线结构 CPU (25−100 MIPS)♦ 完全兼容 8051 源码和机器码级♦ 大多数指令执行时间为 1−2 时钟周期 (标准8051为12−24)♦ 可在系统编程FLASH (2 KB — 128 KB)♦ 指令高速缓存 (对于50−100 MIPS 产品)♦ 大容量内部SRAM 256B — 8KB+256B& ...
单片机编程 C8051F单片机产品技术要点
高性能 CPU ——CIP51♦ 高速流水线结构 CPU (25−100 MIPS)♦ 完全兼容 8051 源码和机器码级♦ 大多数指令执行时间为 1−2 时钟周期 (标准8051为12−24)♦ 可在系统编程FLASH (2 KB —128 KB)♦ 指令高速缓存 (对于50−100 MIPS 产品)♦ 大容量内部SRAM 256B —8KB+256 ...
电子书籍 无沦是用离散逻辑、可编程逻辑
无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操
作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将
导致错误的行为，并且调试困难、花销很大。 在设计PLD/FPGA时通常采用几种时钟类型。时钟可
分为如下四种类型：全局时钟、门控时钟、多级逻辑时 ...
系统设计方案 用FPGA实现大型设计时
用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种多时钟FPGA设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线 ...