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压频变换器 的查询结果
VHDL/FPGA/Verilog 这是我在ISP编程实验中独立编写的一个采用行为描述方式实现的分频器
这是我在ISP编程实验中独立编写的一个采用行为描述方式实现的分频器，通过两个并行进程对输入信号CLK进行8分频，占空比为1:7
嵌入式/单片机编程 数字电子课程设计报告,题目一:三态逻辑电平测试器电路的设计 题目二:分压式工作点稳定电路Multisim仿真 内附详细的设计原理及原理图
数字电子课程设计报告,题目一:三态逻辑电平测试器电路的设计
题目二:分压式工作点稳定电路Multisim仿真
内附详细的设计原理及原理图
VHDL/FPGA/Verilog 基于FPGA的分频器,可以根据更改参数,实现不同倍数的分频.
基于FPGA的分频器,可以根据更改参数,实现不同倍数的分频.
VHDL/FPGA/Verilog 利用计数器和分频器设计一个实时的时钟。一共需要1个模24计数器、2个模6计数器、2个模10计数器、一个生成1Hz的分频器和6个数码管解码器。最终用HEX5~HEX4显示小时（0~23）
利用计数器和分频器设计一个实时的时钟。一共需要1个模24计数器、2个模6计数器、2个模10计数器、一个生成1Hz的分频器和6个数码管解码器。最终用HEX5~HEX4显示小时（0~23），用HEX3~HEX2显示分钟（0~59），用HEX1~HEX0显示秒钟（0~59）。 ...
VHDL/FPGA/Verilog 用VHDL写的一个5/8分频器,希望对刚学习VHDL的朋友有帮助
用VHDL写的一个5/8分频器,希望对刚学习VHDL的朋友有帮助
嵌入式/单片机编程 fpga上实现的最小是0.5分频的任意分频器
fpga上实现的最小是0.5分频的任意分频器
单片机开发 本系统采用51单片机和一些用做分频器的数字芯片
本系统采用51单片机和一些用做分频器的数字芯片，用液晶显示频率值。可以精确到小数点后两位，响应时间短。
单片机开发 射频卡读写程序和读写器原理图,常用的射频卡读写器源程序,源程序和原理图均是最终应用的程序,该读卡器已经批量生产,性能稳定.
射频卡读写程序和读写器原理图,常用的射频卡读写器源程序,源程序和原理图均是最终应用的程序,该读卡器已经批量生产,性能稳定.