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找到约 26,072 项符合 卷积码 的查询结果

通讯/手机编程 (2

(2,1,3)卷积码编译码程序。 每行代码有说明,方便阅读
https://www.eeworm.com/dl/527/460217.html
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Internet/网络编程 信道编码中的差错控制前向纠错

信道编码中的差错控制前向纠错,具体实现编码为rcpc卷积码
https://www.eeworm.com/dl/620/460327.html
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matlab例程 是一个四发四收的球型译码程序

是一个四发四收的球型译码程序,编码是卷积码,调制方式是BPSK,用Vblast来实现解码。
https://www.eeworm.com/dl/665/475370.html
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通讯/手机编程 本程序正在完善中

本程序正在完善中,目前仅适用于(4,3,3)卷积码,请见谅
https://www.eeworm.com/dl/527/479423.html
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源码 基于FPGA的viterbi设计及Verilog代码

viterbi译码算法是一种卷积码的解码算法。优点不说了。缺点就是随着约束长度的增加算法的复杂度增加很快。约束长度N为7时要比较的路径就有64条,为8时路径变为128条。 (2<<(N-1))。所以viterbi译码一般应用在约束长度小于10的场合中。 先说编码(举例约束长度为7):编码器7个延迟器的状态(0,1)组成了整个编码器的64个状 ...
https://www.eeworm.com/dl/512669.html
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源码 Verilog源代码关于viterbi设计

 (n, k, N)卷积码的状态数为2k (N−1) ,对每一时刻要 做2k (N−1) 次“加-比-存”操作,每一操作包括2k 次加法和2k −1 次比较,同时要保留2k (N−1) 条幸存路径。由此可见,Viterbi 算法的复杂度与信道质量无关,其计算量和存储量都随约束 长度N 和信息元分组k 呈指数增长。因此,在约束长度和信息元分 ...
https://www.eeworm.com/dl/512670.html
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VHDL/FPGA/Verilog 一维DCT变换的verilog源码

一维DCT变换的verilog源码,可用于JPEG算法优化的参考。程序中用到的算法称为“扭卷积”,可参考相关IEEE paper
https://www.eeworm.com/dl/663/249798.html
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matlab例程 交织码的Matlab源代码

交织码的Matlab源代码,(7,4)卷积交织编码,并附有仿真图形
https://www.eeworm.com/dl/665/288994.html
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数学计算 一个实现相关运算的源码

一个实现相关运算的源码,先反转再卷积。为什么非得20字,说明白就可以了
https://www.eeworm.com/dl/641/464191.html
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学术论文 DVB系统信道编码的研究与FPGA实现.rar

数字图像通信的最广泛的应用就是数字电视广播系统,与以往的模拟电视业务相比,数字电视在节省频谱资源、提高节目质量方面带来了一场新的革命,而与此对应的DVB(Digital Video Broadcasting)标准的建立更是加速了数字电视广播系统的大规模应用。DVB标准选定MPEG—2标准作为音频及视频的编码压缩方式,随后对MPEG—2码流进 ...
https://www.eeworm.com/dl/514/9151.html
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