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加法器 的查询结果
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VHDL/FPGA/Verilog 8位加法器的实现
8位加法器的实现，仿真通过，并且包括仿真文件，在quartusii7.1下调试通过
中间件编程 在算法级对用多进程实现移位加法器
在算法级对用多进程实现移位加法器，已经验证
VHDL/FPGA/Verilog 用VHDL编的两位BCD加法器用VHDL编的两位BCD加法器
用VHDL编的两位BCD加法器用VHDL编的两位BCD加法器
VHDL/FPGA/Verilog 一个超前进位加法器（及其testbench) .v文件
一个超前进位加法器（及其testbench)
.v文件
VHDL/FPGA/Verilog 一个带overflow功能的加法器的实现
一个带overflow功能的加法器的实现，采用Matlab+Simulink
VHDL/FPGA/Verilog 一个基于Matlab+Simulink的带Rounding功能的加法器实现
一个基于Matlab+Simulink的带Rounding功能的加法器实现
VHDL/FPGA/Verilog 一个基于Matlab+Simulink的复数加法器实现
一个基于Matlab+Simulink的复数加法器实现
VHDL/FPGA/Verilog 两个浮点数相加的加法器
两个浮点数相加的加法器，使用verilog编写
VHDL/FPGA/Verilog VHDL的N位加法器
VHDL的N位加法器，非常的好用，经过仿真验证的！
VHDL/FPGA/Verilog 60进制加法器 本人自己编的
60进制加法器
本人自己编的，已通过老师检验，如有不足之处请多多指教