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VHDL/FPGA/Verilog 这是我在ISP编程实验中独立编写的一个采用行为描述方式实现的分频器

这是我在ISP编程实验中独立编写的一个采用行为描述方式实现的分频器，通过两个并行进程对输入信号CLK进行8分频，占空比为1:7

https://www.eeworm.com/dl/663/394011.html

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VHDL/FPGA/Verilog 此程序实现的是任意进制的分频进制的输入是任意选择的

此程序实现的是任意进制的分频进制的输入是任意选择的

https://www.eeworm.com/dl/663/396355.html

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VHDL/FPGA/Verilog 基于FPGA的分频器,可以根据更改参数,实现不同倍数的分频.

基于FPGA的分频器,可以根据更改参数,实现不同倍数的分频.

https://www.eeworm.com/dl/663/403228.html

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VHDL/FPGA/Verilog 很精典的一个分频程序

很精典的一个分频程序，里面不但可以调节频率的大小，还可以调节脉宽，脉频，欢迎大家下载。

https://www.eeworm.com/dl/663/403298.html

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VHDL/FPGA/Verilog verilog语言实现5分频程序

verilog语言实现5分频程序

https://www.eeworm.com/dl/663/404865.html

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VHDL/FPGA/Verilog 在VHDL下实现锁相环的源码和说明文档.通常用于分频或倍频时进行相位锁定.

在VHDL下实现锁相环的源码和说明文档.通常用于分频或倍频时进行相位锁定.

https://www.eeworm.com/dl/663/405200.html

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其他  奇数分频:2.2倍分频,其他任意奇数倍的分频可扩展得到.

奇数分频:2.2倍分频,其他任意奇数倍的分频可扩展得到.

https://www.eeworm.com/dl/534/405978.html

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VHDL/FPGA/Verilog 利用计数器和分频器设计一个实时的时钟。一共需要1个模24计数器、2个模6计数器、2个模10计数器、一个生成1Hz的分频器和6个数码管解码器。最终用HEX5~HEX4显示小时（0~23）

利用计数器和分频器设计一个实时的时钟。一共需要1个模24计数器、2个模6计数器、2个模10计数器、一个生成1Hz的分频器和6个数码管解码器。最终用HEX5~HEX4显示小时（0~23），用HEX3~HEX2显示分钟（0~59），用HEX1~HEX0显示秒钟（0~59）。 ...

https://www.eeworm.com/dl/663/407077.html

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VHDL/FPGA/Verilog 用VHDL写的一个5/8分频器,希望对刚学习VHDL的朋友有帮助

用VHDL写的一个5/8分频器,希望对刚学习VHDL的朋友有帮助

https://www.eeworm.com/dl/663/410719.html

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其他嵌入式/单片机内容  等精度频率测量采用五次10分频的方法实现了测量高频信号自动量程切换

等精度频率测量采用五次10分频的方法实现了测量高频信号自动量程切换

https://www.eeworm.com/dl/687/411739.html

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