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https://www.eeworm.com/dl/663/319861.html VHDL/FPGA/Verilog

一个可实现多倍（次）分频器VHDL源代码设计

一个可实现多倍（次）分频器VHDL源代码设计
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https://www.eeworm.com/dl/694/374594.html 并行计算

一个1.5分频的VHDL程序,经过编译和仿真.

一个1.5分频的VHDL程序,经过编译和仿真.
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https://www.eeworm.com/dl/532/384000.html 书籍源码

以C语言来实现DPSK（差分频移键控）的调制与解调

以C语言来实现DPSK（差分频移键控）的调制与解调
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https://www.eeworm.com/dl/663/411896.html VHDL/FPGA/Verilog

如何用VHDL语言对时钟进行分频以达到计数目的

如何用VHDL语言对时钟进行分频以达到计数目的
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https://www.eeworm.com/dl/534/455977.html 其他

十二音阶和八度分频的硬件描述语言VHDL程序

十二音阶和八度分频的硬件描述语言VHDL程序，测试通过成功
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https://www.eeworm.com/dl/663/463753.html VHDL/FPGA/Verilog

这是一个8分频的VHDL语言设计程序

这是一个8分频的VHDL语言设计程序，也可以看成是8进制计数器
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https://www.eeworm.com/dl/663/487674.html VHDL/FPGA/Verilog

1.8421码十进制计数器 2.分频系数为8

1.8421码十进制计数器 2.分频系数为8，占空比为0.5的分频器 3.控制8个二极管的电路
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https://www.eeworm.com/dl/904972.html 技术资料

基于Simulink的小数_N分频锁相频率合成器设计与仿真

提出了整数锁相频率合成器中存在的问题，结合实例介绍了小数-N 分频的基本原理和对应的锁相频 率合成器的有效实现方法.通过应用Simulink 设计了电路模型，并进行仿真实验. 结果表明了这种实现方法 的可行性和有效性. ...
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https://www.eeworm.com/dl/921175.html 技术资料

4020 CMOS 14级二进制串行计数、分频器.pdf

The CD4020BC, CD4060BC are 14-stage ripple carrybinary counters, and the CD4040BC is a 12-sta
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https://www.eeworm.com/dl/985869.html 技术资料

占空比百分之五十三分频器

verilog三分频占空比50%，有波形图。
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