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分频器电 的查询结果
文件格式 Abstract循序电路第一个应用是拿来做计数器((笔记) 如何设计计数器? (SOC) (Verilog) (MegaCore))
Abstract循序电路第一个应用是拿来做计数器((笔记) 如何设计计数器? (SOC) (Verilog) (MegaCore))，有了计数器的基础后，就可以拿计数器来设计除频器，最后希望能做出能除N的万用除频器。
VHDL/FPGA/Verilog 文件名：ADC0809.vhd功能：基于VHDL语言
文件名：ADC0809.vhd功能：基于VHDL语言，实现对ADC0809简单控制说明：ADC0809没有内部时钟，需外接10KHz~1290Hz的时钟号，这里由FPGA的系统时钟（50MHz）经256分频得到clk1（195KHz）作为ADC0809转换工作时钟。
Linux/Unix编程 它是SourceForge上的一个开源项目
它是SourceForge上的一个开源项目，使用Malib实现实时处理，CSU Face Identification Evaluation System进行人脸识别。算法包括：主成份分析(principle components analysis (PCA)),a.k.a eigenfaces算法,混合主成份分析,线性判别分析(PCA+LDA),图像差分分类器(IIDC),弹性图像匹配算法(EBGM)等等
Malic is realtime face re ...
VHDL/FPGA/Verilog 基于FPGA的直电机伺服系统的设计的代码
基于FPGA的直电机伺服系统的设计的代码，VHDL语言。包括前馈控制，AD1674控制模块，ADC0809控制模块，前馈控制模块，分频模块等。
VHDL/FPGA/Verilog VHDL语言描述
VHDL语言描述，时钟分频,给定CPLD试验板系统时钟设置50M，但由于本作品的需要，我们将系统时钟经过20分频得到DS18B20所需的工作时钟，大约为1.25M。
VHDL/FPGA/Verilog 计数器
计数器，用VHDL实现，先6分频，再10分频，24分频，同时可做万年历
VHDL/FPGA/Verilog 该程序是基于FPGA的硬件描述语言
该程序是基于FPGA的硬件描述语言，实现的功能是对时钟进行分频，从而产生任意频率的输出时钟。
VHDL/FPGA/Verilog FPGA的多路可控脉冲延迟系统.docx
1  系统功能
本系统拟定对频率范围在1~50 kHz左右的TTL电平脉冲序列进行多路延迟处理。各路延迟时间分别由单片机动态设定，最大延迟时间为1 ms，最大分辨率为0.15 ns级。
3  方案实现
系统选用Actel公司的ProASIC3 A3P250芯片实现数字部分。系统时钟由外部50 MHz晶振提供，时钟引脚连接 ...