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分频功放 的查询结果
书籍源码 可以对输入时钟任意分频(整数或小数),带Quartus II 完整项目文件.
可以对输入时钟任意分频(整数或小数),带Quartus II 完整项目文件.
VHDL/FPGA/Verilog fredivn.vhd 偶数分频 fredivn1.vhd 奇数分频 frediv16.vhd 16分频 PULSE.vhd 数控分频器
fredivn.vhd 偶数分频
fredivn1.vhd 奇数分频
frediv16.vhd 16分频
PULSE.vhd 数控分频器
VHDL/FPGA/Verilog pulse_sequence.vhd 并行脉冲控制器 light.vhd.vhd 交通脉冲控制器 division1.vhd 电压脉冲控制器中的分频 ad.vhd 电压脉冲控制器中的A/D控制
pulse_sequence.vhd 并行脉冲控制器
light.vhd.vhd 交通脉冲控制器
division1.vhd 电压脉冲控制器中的分频
ad.vhd 电压脉冲控制器中的A/D控制
code.vhd 电压脉冲控制器中的脉冲运算模块
voltage2.bdf 电压脉冲控制系统
VHDL/FPGA/Verilog 一个实现整数分频的VHDL代码
一个实现整数分频的VHDL代码,只要把n设置成你所需要的分频的数值就行
VHDL/FPGA/Verilog 主时钟为15.36MHz的带选通的8位输出分频器
主时钟为15.36MHz的带选通的8位输出分频器,可得到100Hz,120Hz,1kHz,10kHz的频率
VHDL/FPGA/Verilog 一个八分频的VHDL程序,经过编译和仿真.
一个八分频的VHDL程序,经过编译和仿真.
并行计算 一个1.5分频的VHDL程序,经过编译和仿真.
一个1.5分频的VHDL程序,经过编译和仿真.
VHDL/FPGA/Verilog 该模块为分频器
该模块为分频器,将1KHZ的时钟频率分频成每分钟一次的时钟频率
事实上,该源码可以实现任意整数的分频,主要让N的值设置好相应的数字
VHDL/FPGA/Verilog 利用VHDL语言描述的5分频器(改变程序中m1,m2值
利用VHDL语言描述的5分频器(改变程序中m1,m2值,可作为任意奇数分频器)
VHDL/FPGA/Verilog 任意小数分频器产生原理
任意小数分频器产生原理,及详细说明文档,任意数分频(包括奇偶数和小数)的设计方法(含VHDL例子)