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分频功放 的查询结果
VHDL/FPGA/Verilog 应用VHDL语言将高稳晶振分频得到1pps
应用VHDL语言将高稳晶振分频得到1pps，使用GPS的1pps信号作为触发
VHDL/FPGA/Verilog 偶数分频
偶数分频，包括验证程序，verilog实现，可综合
汇编语言 片机电子钟的计时脉冲基准是由外部晶振的频率经过12分频后提供
片机电子钟的计时脉冲基准是由外部晶振的频率经过12分频后提供，采用内部的定时/计数器来实现计时功能。所以，外接晶振频率精确度直接影响电子钟计时的准确性。
汇编语言 verilog写的分频程序,可以对输入的频率分频
verilog写的分频程序,可以对输入的频率分频
VHDL/FPGA/Verilog 任意基数分频VERILOG代码
任意基数分频VERILOG代码，经过了编译，可以修改数字改变分频。
VHDL/FPGA/Verilog VHDL产生时钟50分频程序
VHDL产生时钟50分频程序，供初学者参考
单片机开发 一个ＤＤＳ前端的串口通讯编程的程序。可以实现分频和指定步进的计数。计到终点值就锁定频率。
一个ＤＤＳ前端的串口通讯编程的程序。可以实现分频和指定步进的计数。计到终点值就锁定频率。
VHDL/FPGA/Verilog 此程序是用硬件描述语言VHDL编写的分频程序
此程序是用硬件描述语言VHDL编写的分频程序，实现了不同的频率输入。
VHDL/FPGA/Verilog 有实验结果,用MOSIN6编写的,是Verilog HDL语言实现的. 练习三 利用条件语句实现计数分频时序电路 实验目的： 1. 掌握条件语句在简单时序模块设计中的使用； 2. 学习在Ver
有实验结果,用MOSIN6编写的,是Verilog HDL语言实现的.
练习三 利用条件语句实现计数分频时序电路
实验目的：
1. 掌握条件语句在简单时序模块设计中的使用；
2. 学习在Verilog模块中应用计数器；
3. 学习测试模块的编写、综合和不同层次的仿真。
练习四 阻塞赋值与非阻塞赋值的区别
实验目的：
1． 通过实验，掌握阻塞赋值与 ...