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分线器 的查询结果
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VHDL/FPGA/Verilog 任意小数分频器产生原理
任意小数分频器产生原理，及详细说明文档，任意数分频(包括奇偶数和小数)的设计方法(含VHDL例子)
VHDL/FPGA/Verilog 利用数控分频器设计硬件电子琴.硬件电子琴电路模块设计
利用数控分频器设计硬件电子琴.硬件电子琴电路模块设计
单片机开发 这是一个利用51单片机的两个外部中断收取红外接收管的信号用以控制绕线器张转或反转
这是一个利用51单片机的两个外部中断收取红外接收管的信号用以控制绕线器张转或反转
VHDL/FPGA/Verilog 数控分频器的设计 数控分频器的功能就是当在输入端给定不同输入数据时
数控分频器的设计
数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，例3的数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。 ...
软件设计/软件工程 半整数分频器的设计 请不要上传有版权争议的内容和木马病毒代码
半整数分频器的设计
请不要上传有版权争议的内容和木马病毒代码
VHDL/FPGA/Verilog 这是我在ISP编程实验中独立编写的一个采用行为描述方式实现的分频器
这是我在ISP编程实验中独立编写的一个采用行为描述方式实现的分频器，通过两个并行进程对输入信号CLK进行8分频，占空比为1:7
VHDL/FPGA/Verilog 基于FPGA的分频器,可以根据更改参数,实现不同倍数的分频.
基于FPGA的分频器,可以根据更改参数,实现不同倍数的分频.
VHDL/FPGA/Verilog 利用计数器和分频器设计一个实时的时钟。一共需要1个模24计数器、2个模6计数器、2个模10计数器、一个生成1Hz的分频器和6个数码管解码器。最终用HEX5~HEX4显示小时（0~23）
利用计数器和分频器设计一个实时的时钟。一共需要1个模24计数器、2个模6计数器、2个模10计数器、一个生成1Hz的分频器和6个数码管解码器。最终用HEX5~HEX4显示小时（0~23），用HEX3~HEX2显示分钟（0~59），用HEX1~HEX0显示秒钟（0~59）。 ...
VHDL/FPGA/Verilog 用VHDL写的一个5/8分频器,希望对刚学习VHDL的朋友有帮助
用VHDL写的一个5/8分频器,希望对刚学习VHDL的朋友有帮助
嵌入式/单片机编程 fpga上实现的最小是0.5分频的任意分频器
fpga上实现的最小是0.5分频的任意分频器