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分时操作系统 的查询结果
汇编语言 需要一个四位LED数码管显示器用于显示时间（分
需要一个四位LED数码管显示器用于显示时间（分，秒）；
2）显示的初值都为0；
3）每隔一秒改变一次显示值（每60秒为一分钟）；
4）能同时显示分秒的四位值；
5）秒钟为60时，能自动复位到零，并使分钟加一；
6）分钟为60时，能自动复位到零；
7）LED数码管显示器循环显示分秒的动态值。 ...
通讯编程文档 由于学cracking时汇编(Assembly)是不可避免要接触的
由于学cracking时汇编(Assembly)是不可避免要接触的，我的第一个想法就是先学windows平台下的汇编语言，由于现在的windows操作系统都是32位的（win9x系列是16/32混合型），那学汇编当然也要学32位的，但现在我们又遇到了同样的问题，我们去哪里找相关的学习资料，说到这里，我必须感慨一下，纵观一下现在的国内计算机基础教 ...
uCOS μC/ OS - Ⅱ是一个源码公开的实时嵌入式操作系统,它的特点在于公开的源代码,很强的移植性,占先式多任务,每 个任务有单独的栈,中断管理及很强的稳定性与可靠性等,目前越来越受到实时嵌入式系统设计
μC/ OS - Ⅱ是一个源码公开的实时嵌入式操作系统,它的特点在于公开的源代码,很强的移植性,占先式多任务,每
个任务有单独的栈,中断管理及很强的稳定性与可靠性等,目前越来越受到实时嵌入式系统设计者的关注,而要使用μC/ OS - Ⅱ
就要针对不同的处理器进行移植,本文通过对在80x86 和MCU - 51 上移植实例的分析,给出了在移植 ...
VxWorks 练习并掌握多任务实时操作系统下Task 调度、Task 间主要通信手段（信号量、消息队列等）、RISC 处理器 I/O 端口控制等内容
练习并掌握多任务实时操作系统下Task 调度、Task 间主要通信手段（信号量、消息队列等）、RISC 处理器 I/O 端口控制等内容，并形成嵌入式实时应用软件的良好编程习惯。创建多Task，为每个Task 创建私有的Message Queue，每个Task 只通过自己的私有Message Queue 接收消息；Task 间消息通信通过向对方私有MessageQueue 发送 ...
VxWorks 在了解实时嵌入式操作系统内存管理机制的特点以及实时处理对内存管理需求的基础上
在了解实时嵌入式操作系统内存管理机制的特点以及实时处理对内存管理需求的基础上，练习并掌握有效处理内存碎片的内存管理机制，同时理解防止内存泄漏问题的良好设计方法。使用预先规划的思想，构建自己的私有内存管理机制，在系统内存池中申请内存，并将其纳入私有内存管理机制中，形成静态预分配内存池；
静态预分配内存 ...
其他 智力抢答器： 1、竞赛开始时,主持人接通启动/停止开关(SA),指示灯HL1亮。 2、主持人按下开始抢答按钮(SB0)后,如果在10S内无人抢答,则指示灯HL2亮,表示抢答器自动撤销此次抢答.如果
智力抢答器：
1、竞赛开始时,主持人接通启动/停止开关(SA),指示灯HL1亮。
2、主持人按下开始抢答按钮(SB0)后,如果在10S内无人抢答,则指示灯HL2亮,表示抢答器自动撤销此次抢答.如果10S内有人抢答(按下按钮SB3,SB4,SB5),则最先按下抢答按钮的信号有效,相应抢答桌的抢答灯(HL1,HL2,HL3)亮。
3、当主持人确认抢答有效后,按下答 ...
加密解密 提供了一种注册机算法的实现. 里面共有两份分别是题库的代码和注册机的代码
提供了一种注册机算法的实现.
里面共有两份分别是题库的代码和注册机的代码，题库的基本和一些扩展功能我已经做好了，大家看看我做的功能实现代码怎么样。其中还有一部分我打算实现的功能没时间完成，各位有时间可以帮我完成，别忘了告诉我一声哦（QQ:214392346）,我一些想做的功能已经把界面搞好了，有些地方还没写代码， ...
系统设计方案 RS－485串行总线接口标准以差分平衡方式传输信号
RS－485串行总线接口标准以差分平衡方式传输信号，具有很强的抗共模干扰的能力，允许一对双绞线上一个发送器驱动多个负载设备。工业现场控制系统中一般都采用该总线标准进行数据传输，而且一般采用RS－485串行总线接口标准的系统都使用8044芯片作为通信控制器或各分机的CPU。8044芯片内部集成了SDLC，HDLC等通信协议，并且 ...
VHDL/FPGA/Verilog ALARM=1时蜂鸣器叫。 --第50秒时开始叫
ALARM=1时蜂鸣器叫。
--第50秒时开始叫，连续叫10秒，前9秒为低音，最后1秒为高音。
--高音为500HZ，低音为250HZ。
--按住MS1（ML1灯灭）时自动加，按调分键MS2（ML2灯灭）分自动加。
--6个共阴LED数码管分别显示时/分/秒，6个LED数码管动态扫描显示。 ...
VHDL/FPGA/Verilog VHDL分频器
VHDL分频器，利用分频比较错法，要实现K=324/28=8.3571428571...的分频周期为28，18个8分频和10个9分频循环，所以设一个０到２7的循环计数器，每当1、4、7、10、13、16、19、22、27时进行9分频，其他时为8分频；为使占空比尽量接近50％，需要在每一个8或9分频中设定一下输出几个时钟的0和1。 ...