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减振器设计 的查询结果
matlab例程 设计IIR数字陷波器
设计IIR数字陷波器，采样率为6.4kHz，陷波频率点为50Hz、150Hz、250Hz；c1.mat为输入数据文件；并且包括陷波前后的频谱分析。
数据结构 哈夫曼编_译码器,编码器的实现元代码,数据结构和算法的课程设计,很不错的!
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其他 是在evc环境下设计的串口数据采集系统。由定时器定时采集
是在evc环境下设计的串口数据采集系统。由定时器定时采集，希望对做EVC 串口的朋友有帮助。
其他 是在evc环境下设计的串口数据采集系统。由定时器定时采集
是在evc环境下设计的串口数据采集系统。由定时器定时采集，希望对做EVC 串口的朋友有帮助。
VHDL/FPGA/Verilog 数字密码引爆器顶层设计
数字密码引爆器顶层设计，VHDL结构描述程序
VHDL/FPGA/Verilog 2选一数字选择器 要的慢慢的来看 现在我都设计好了 可以直接调用就可以
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现在我都设计好了 可以直接调用就可以
微处理器开发 用于JTAG口的相关调试器的总结,可以帮助各位在设计板子的时后选用调试器
用于JTAG口的相关调试器的总结,可以帮助各位在设计板子的时后选用调试器
VHDL/FPGA/Verilog 除法器的设计本文所采用的除法原理是：对于八位无符号被除数A
除法器的设计本文所采用的除法原理是：对于八位无符号被除数A，先对A转换成高八位是0低八位是A的数C，在时钟脉冲的每个上升沿C 向左移动一位，最后一位补零，同时判断C的高八位是否大于除数B，如是则C的高八位减去B，同时进行移位操作，将C的第二位置1。否则，继续移位操作。经过八个周期后，所得到的C的高八位为余数，第八 ...
Windows CE 《Windows CE 应用程序设计》 书上的第七章第八节实例——度量衡换算器——EVC开发的
《Windows CE 应用程序设计》 书上的第七章第八节实例——度量衡换算器——EVC开发的，不错的WinCE实例、、、
汇编语言 用汇编语言编写的抢答器的毕业设计 希望对大家有用
用汇编语言编写的抢答器的毕业设计
希望对大家有用