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VHDL/FPGA/Verilog 本文件包括多路选择器器建模
本文件包括多路选择器器建模，译码器实验程序，加法器实验程序，比较器实验程序，计数器建模，I2C接口标准建模源码，串行接口RS232标准建模源码标准，LCM建模源码，时钟６分频源码，串并转化源码。
，对于硬件设计初学者来说有一定的参考价值。 ...
汇编语言 在本次试验中需要注意基址寄存器BX的移动方法
在本次试验中需要注意基址寄存器BX的移动方法，对以字为单位的数组，BX的移动方式
是每移动一次加2或者减2
另外函数调用的过程中需要小心PUSH和pop的调用是否安全，例如在name_sort中pop CX的
时候没有先Push CX，导致了name_sort函数不可以调用
此程序使用比较高效的方法只是对号码单的首地址进行排序，为此开辟了一个 ...
VHDL/FPGA/Verilog 使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG
使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG，一个堆栈寄存器STACK。存储器寻址粒度为字节。数据存储以32位字对准。采用32位定长指令格式，采用Load/Store结构，ALU指令采用三地址格式。支持有符号和无符号整数加、减、乘、除运算，并支持浮点数 ...
汇编语言 实验箱中以可编程通用异步、同步收发器8251为基础
实验箱中以可编程通用异步、同步收发器8251为基础，设计有串行接口电路。采用零调制方式连接两台实验箱的串行接口，开发异步全双工通讯程序。
其他 高性能、低功耗的 AVR® 8 位微处理器 • 先进的 RISC 结构 – 133 条指令 – 大多数可以在一个时钟周期内完成 – 32 x 8 通用工作寄存器 + 外设控制寄存
高性能、低功耗的 AVR® 8 位微处理器
• 先进的 RISC 结构
– 133 条指令 – 大多数可以在一个时钟周期内完成
– 32 x 8 通用工作寄存器 + 外设控制寄存器
– 全静态工作
– 工作于16 MHz 时性能高达16 MIPS
嵌入式/单片机编程 蜂鸣器唱《祝你平安》 * * ******************************************************************************
蜂鸣器唱《祝你平安》 *
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SPK bit P2.3
ORG 0000H
LJMP START
ORG 000BH
INC 20H 中断服务,中断计数器加1
MOV TH0,#0D8H
MOV TL0,#0EFH 12M晶振，形成10毫秒中断
其他 内含纯DOS,WIN32控制台和WIN32 GUI三个版本.它们生成的备份文件可以在任何版本中使用. WIN32 GUI版本暂使用备份功能(其他模块也都已全部写好,全是完整的,现在仅开启备份功能),如
内含纯DOS,WIN32控制台和WIN32 GUI三个版本.它们生成的备份文件可以在任何版本中使用. WIN32 GUI版本暂使用备份功能(其他模块也都已全部写好,全是完整的,现在仅开启备份功能),如果想使用还原替换和比较功能,可自行打开调用的开关或加几句调用的代码就可以了 ...
通讯编程文档 一种基于FPGA 实现的全并行结构FFT 设计方法
一种基于FPGA 实现的全并行结构FFT 设计方法，采用全并行加流水结构, 可在一个时钟节拍内完成32 点FFT 运算的功能, 设计最高运算速度可达11ns
FlashMX/Flex源码 FLV 播放器
FLV 播放器，使用的皮肤控件应该是 SkinCrafter:) 该 FLV 播放器除支持调整播放画面大小、切换全屏显示／置顶显示、切换静音等常规特性，还允许截取 FLV 中的帧为静态的图片（FLV 截图），其输出格式可以是 JPG/PNG/BMP 等。此软件自带文件类型关联特性，与 FLV 文件关联后，直接双击 FLV 就可以调用其进行播放了 ...
单片机开发 单片机控制步进电机加减速C语言源程序
单片机控制步进电机加减速C语言源程序，通过不断改变定时器的定时初值来提高频率。