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倍频电路 的查询结果
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通信网络 毫米波低相噪捷变频高分辨率雷达频率源设计
设计了一种由直接数字频率合成(DDS)、倍频链构成的三次变频直接频率合成方案，实现了低相噪捷变频高分辨率毫米波雷达频率合成器设计。利用直接频率合成器的倍频输出取代传统三次变频毫米波频率源的锁相环(PLL),同时提供线性调频(LFM)信号，优化DDS和变频方案的频率配置关系。利用FPGA电路进行高速控制，较好地解决了毫米波 ...
无线通信 CDMA超导滤波器
1、高温薄膜滤波器技术(围墙技术)
大规模集成电路，等效50阶带通滤波器，在接近-200℃左右工作，导体电阻接近0欧姆，带通滤波器的品质因素Qu为100，000，是普通腔体滤波器品质因素Qu的20倍。有效抑制带外干扰和进入带内的高阶互调。
2、高性能的射频电路技术
低温低噪声放大器具有高增益(12dB)低噪声系数(< ...
VHDL/FPGA/Verilog 在数字电路中
在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号是最重要的信号之一。 下面我们介绍分频器的 VHDL 描述，在源代码中完成对时钟信号 CLK 的 2 分频， 4 分频， 8 分频， 16 分频。 这也是最简单的分频电路，只需要一个计数器即可。 ...
VHDL/FPGA/Verilog 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL
分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单 ...
VHDL/FPGA/Verilog 三分频程序,对输入的时钟信号进行分频
三分频程序,对输入的时钟信号进行分频，在此基础上可以进行倍频和分频的转化。
VHDL/FPGA/Verilog FPGA的多路可控脉冲延迟系统.docx
1&nbsp; 系统功能
本系统拟定对频率范围在1~50 kHz左右的TTL电平脉冲序列进行多路延迟处理。各路延迟时间分别由单片机动态设定，最大延迟时间为1 ms，最大分辨率为0.15 ns级。
3&nbsp; 方案实现
系统选用Actel公司的ProASIC3 A3P250芯片实现数字部分。系统时钟由外部50 MHz晶振提供，时钟引脚连接 ...
电路图 Quartus分频器设计试验
熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。并利用已经实现的 VHDL 模块文件，采用原理图方法，实现 0-F 计数自动循环显示，频率 10Hz。
此文件中含有试验分析报告和详细的VHDL模块文件及原理图。