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倍频器 的查询结果
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软件设计/软件工程 半整数分频器的设计 请不要上传有版权争议的内容和木马病毒代码
半整数分频器的设计
请不要上传有版权争议的内容和木马病毒代码
VHDL/FPGA/Verilog 这是我在ISP编程实验中独立编写的一个采用行为描述方式实现的分频器
这是我在ISP编程实验中独立编写的一个采用行为描述方式实现的分频器，通过两个并行进程对输入信号CLK进行8分频，占空比为1:7
单片机开发 SH501.C 基于单片机的信号发生器例程 SH502.C 低频信号发生器的例程 需要加上数码管的显示程序：disp.C SH503.C 方波频率的检测和倍频的程序 504 滤波原理和算法
SH501.C 基于单片机的信号发生器例程
SH502.C 低频信号发生器的例程 需要加上数码管的显示程序：disp.C
SH503.C 方波频率的检测和倍频的程序
504 滤波原理和算法 不提供程序。在文章中分别给出不同的滤波算法和算法代码。
SH505.C 神经网络在单片机中的实现例程
SH506.C 信号数据的FFT变换 FFT的算法部分代码，不是完整 ...
VHDL/FPGA/Verilog 实现任意倍数的倍频,帮助大家解决VHDL倍频问题,
实现任意倍数的倍频,帮助大家解决VHDL倍频问题,
VHDL/FPGA/Verilog 基于FPGA的分频器,可以根据更改参数,实现不同倍数的分频.
基于FPGA的分频器,可以根据更改参数,实现不同倍数的分频.
VHDL/FPGA/Verilog 在VHDL下实现锁相环的源码和说明文档.通常用于分频或倍频时进行相位锁定.
在VHDL下实现锁相环的源码和说明文档.通常用于分频或倍频时进行相位锁定.
其他 三分之一倍频程滤波器组的算法。可以从时域进行滤波得到频谱
三分之一倍频程滤波器组的算法。可以从时域进行滤波得到频谱，需要读入数据。
VHDL/FPGA/Verilog 利用计数器和分频器设计一个实时的时钟。一共需要1个模24计数器、2个模6计数器、2个模10计数器、一个生成1Hz的分频器和6个数码管解码器。最终用HEX5~HEX4显示小时（0~23）
利用计数器和分频器设计一个实时的时钟。一共需要1个模24计数器、2个模6计数器、2个模10计数器、一个生成1Hz的分频器和6个数码管解码器。最终用HEX5~HEX4显示小时（0~23），用HEX3~HEX2显示分钟（0~59），用HEX1~HEX0显示秒钟（0~59）。 ...
VHDL/FPGA/Verilog 用VHDL写的一个5/8分频器,希望对刚学习VHDL的朋友有帮助
用VHDL写的一个5/8分频器,希望对刚学习VHDL的朋友有帮助
嵌入式/单片机编程 fpga上实现的最小是0.5分频的任意分频器
fpga上实现的最小是0.5分频的任意分频器