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低压差分信号 的查询结果
VHDL/FPGA/Verilog N分频器则是一个简单的除N 计数器。分频器对脉冲加减电路的输出脉冲再进行N分频
N分频器则是一个简单的除N 计数器。分频器对脉冲加减电路的输出脉冲再进行N分频，得到整个环路的输出信号Fout。
VHDL/FPGA/Verilog 分频器的vhdl描述
分频器的vhdl描述，在源代码中完成对时钟信号CLK的2分频,4分频,8分频,16分频
系统设计方案 数字频率计的设计可以分为测量计数和显示。其测量的基本原理是计算一定时间内待测信号的脉冲个数
数字频率计的设计可以分为测量计数和显示。其测量的基本原理是计算一定时间内待测信号的脉冲个数，这就要求由分频器产生标准闸门时间信号，计数器记录脉冲个数，由控制器对闸门信号进行选择，并对计数器使能断进行同步控制。控制器根据闸门信号确定最佳量程。 ...
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控制信号由接收机的通道进入信号调制芯片，获得直流偏置电压。它内部有一个基准电路，产生周期为20ms，宽度为1.5ms的基准信号，将获得的直流偏置电压与电位器的电压比较，获得电压差输出。最后，电压差的正负输出到电机驱动芯片决定电机的正反转。当电机转速一定时，通过级联减速齿轮带动电位器旋转，使得电压差为0，电机停 ...
VHDL/FPGA/Verilog 用VHDL语言实现一个能显示时、分、秒的时钟：可分别进行时和分的手动校正；12小时、24小时计时制可选
用VHDL语言实现一个能显示时、分、秒的时钟：可分别进行时和分的手动校正；12小时、24小时计时制可选，12小时制时有上下午指示；当计时到预定时间（此时间可手动设置）时，扬声器发出闹铃信号，闹铃时间为10秒，可提前终止闹铃。 ...
VHDL/FPGA/Verilog 基于Quartus II的数控分频器的项目设计
基于Quartus II的数控分频器的项目设计，实现对时钟信号的任意进制分频，包含了项目文件和VHDL源代码
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给定一个音频范围内的模拟强噪声随机信号（强噪声+周期信号），将信号从强噪声中提取出来，并计算原信号及提取信号的均值、平均功率、方差、频谱及功率谱密度、互相关等 并附带图形
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一个模拟的心电信号的matlab程序，其中一共包含了一个主程序和6个小程序，小程序分别是q波，s波，u波，p波，t波以及QRS波的模拟，运行的时候直接运行主程序complete.m 文件即可，运行良好，可以出波形
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选择三个不同频段的信号对其进行频谱分析，根据信号的频谱特征设计三个不同的数字滤波器，将三路信号合成一路信号，分析合成信号的时域和频域特点，然后将合成信号分别通过设计好的三个数字滤波器，分离出原来的三路信号，分析得到的三路信号的时域波形和频谱，与原始信号进行比较，说明频分复用的特点。 ...